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ECD 工艺朝高深宽比、高速电镀迈进

时间:2017-10-18 14:48来源:Compotechasia 作者:任苙萍 点击:
观察1:IoT 设备带动扇出型封装增长
在物联网 (IoT) 狂潮浪涌下,扇出型 (Fan- out) 封装将呈爆炸性成长,可望弥补目前倒装芯片 (Flip Chip) 的不足,包括:改善散热和电性效能、藉由多次重布线 (RDL) 提供更多 I/O 接脚数目、整合更多功能,以及封装尺寸更小等。不过,安美特化学 (Atotech) 先进封装全球产品经理 Cassandra Melvin 表示,这同时也为铜柱 (copper pillar) 电化学沉积 (Electrochemical Deposition, ECD) 工艺带来挑战:
1.电镀 (Plating) 的电流密度须大于 20 ASD (电极单位面积所通过的安培数),且铜柱厚度大于 200μm;
2.电镀铜柱的"深宽比"(aspect ratio) 须拉高至 4:1;
3.为使晶体更紧密、孔洞 (Voiding) 更少,须尽可能去除有机杂质沉积;
4.降低蚀刻的非均匀性 (Non-uniformity, NU) 以提升良率。
 
照片人物:Atotech 先进封装全球产品经理 Cassandra Melvin

Melvin 提醒,RDL 工程同样要极力避免有机杂质沉积,另有以下几点须留意:1.电镀线宽/线距 (L/S) 更精细,约在 10 μm 以下;2.同一段工艺中的电镀 RDL 与填孔 (Via-Filling) 须保持一致;3.减少内应力以免造成翘曲。她指出,高速电镀厚铜的关卡在于:如何更快沉积并获得更好的均匀性及平坦度;经过实证,提高"深宽比"将有效改善上述指标。此外,有机杂质会产生细微孔洞、影响电性效能;借助快速电镀提高电流密度,可提高电流量、降低孔洞以强化半导体组件的可靠度。

至于非均匀性与良率的关系,由于电镀期间的基板移动亦有助于搅拌及流动的优化,进而改善均匀性及高值"深宽比"的填孔结果——与标准工艺记录 (POR) 相较,在相同的电流密度下,晶圆间 (WIW) 和芯片间 (WID) 的均匀表现明显较佳,对可靠度及良率具正面作用。Melvin 介绍,Atotech 公司的"MultiPlate"电镀设备能满足上述需求,可实现高纯度金属沉积并具备双面电镀能力;可与各种尺寸/厚度的晶圆、面板、电镀液及基板相容,包括硅和玻璃。

特别一提的是,"MultiPlate"采用不溶性阳极 (尺寸稳定阳极),几何尺寸不会随时间变化、电极反应活性高,且送电均匀、使用寿命长,号称"现场零维护";它还提供可编程的机械搅动功能,允许工程师通过物理参数优化外形、不需额外校平,减少有机杂质掺入机会;若能降低 75% 有机杂质并以 4~5 倍快的速度进行电镀,是组件可靠度及产出的黄金交叉点。
 
(责任编辑:jane)
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