Cadence Encounter RTL Compiler 与Digital Implementation成功缩减Re
前言：
【中国，2014年2月12日】——全球电子设计创新领先企业Cadence设计系统公司（NASDAQ: CDNS）今天宣布，瑞昱半导体(Realtek Semiconductor Corp.) 成功运用Cadence® Encounter® RTL Compiler的physical aware RTL合成缩减数字电视SoC面积，并具体实现在高度整合的多媒体SoC – Imagination PowerVR SGX544MP2的40nm设计上。
RTLCompiler独特physical aware的全面映射技术实现资料路径最佳化，能够缩小Imagination设计的关键元件。瑞昱半导体驾驭先进合成技术，更妥善地结构和映射逻辑到更小的网表(netlist)，并在量产运用EDI数字设计实现系统(Encounter Digital Implementation System)成功地收敛时序而获得佳绩。
瑞昱半导体发言人陈进兴副总表示：“由于切换至RTL Compiler让我们能够实现缩减GPU设计的占用面积，而达成更快速的流程。我们不断努力提高我们产品的价值, 同时在给定的表现范围内达到任何面积或功耗的缩减, 能够提供给我们的客户具竞争价格下更高效率的产品, 就是脱颖而出的重要关键。”
同时，瑞昱半导体在这个复杂的40nm GPU上首次采用Cadence的EDI数字设计实现系统，用于模块级(block-level)的收敛。通过运用EDI的层次化设计方法(hierarchical flow)实现速度更快的GPU，并提高了SoC设计投片(tapeout)的可预期性。
关于Cadence
Cadence公司成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、IP、设计服务，设计和验证用于消费电子、网络和通讯设备以及计算机系统中的尖端半导体器件。公司总部位于美国加州圣荷塞市，在世界各地均设有销售办事处、设计中心和研究机构，以服务于全球电子产业。关于公司、产品及服务的更多信息，敬请浏览公司网站www.cadence.com。 a
RTLCompiler独特physical aware的全面映射技术实现资料路径最佳化，能够缩小Imagination设计的关键元件。瑞昱半导体驾驭先进合成技术，更妥善地结构和映射逻辑到更小的网表(netlist)，并在量产运用EDI数字设计实现系统(Encounter Digital Implementation System)成功地收敛时序而获得佳绩。
瑞昱半导体发言人陈进兴副总表示：“由于切换至RTL Compiler让我们能够实现缩减GPU设计的占用面积，而达成更快速的流程。我们不断努力提高我们产品的价值, 同时在给定的表现范围内达到任何面积或功耗的缩减, 能够提供给我们的客户具竞争价格下更高效率的产品, 就是脱颖而出的重要关键。”
同时，瑞昱半导体在这个复杂的40nm GPU上首次采用Cadence的EDI数字设计实现系统，用于模块级(block-level)的收敛。通过运用EDI的层次化设计方法(hierarchical flow)实现速度更快的GPU，并提高了SoC设计投片(tapeout)的可预期性。
关于Cadence
Cadence公司成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、IP、设计服务，设计和验证用于消费电子、网络和通讯设备以及计算机系统中的尖端半导体器件。公司总部位于美国加州圣荷塞市，在世界各地均设有销售办事处、设计中心和研究机构，以服务于全球电子产业。关于公司、产品及服务的更多信息，敬请浏览公司网站www.cadence.com。 a
