微电子半导体解决方案全球领先厂商意法半导体（纽约证券交易所代码：STM）宣布，采用经权威机构认证的电子系统级（ESL）系统芯片参考设计流程。
在十多个采用新设计流程开发的专用集成电路（ASIC）成功定案后，显示新设计流程较传统方法提高生产率四到十倍，已经在ST内部推广应用，。此外，市场对整合数字信号和射频/混合信号技术的完整系统级平台的需求日益增长，ST的解决方案还能满足消费电子市场领先厂商的设计需求。ST的很多尖端产品都已利用这个参考设计流程开发，如200万像素YUV CMOS 图像传感器和高集成度的手机图像处理硬件加速器。
针对下一代消费电子设备的复杂设计，以复杂数字CMOS设计为目标应用，ST完整的ESL参考设计流程整合了高层合成技术、时序等效验证、功率分析和用于查找代码错误的lint查错工具，为客户提供了从ANSI C++到RTL的完整设计方法，包括认证的RTL到GDS2设计流程。因此，采用ST的ESL参考设计流程后，硬件设计人员能够更快地设计和验证芯片，而且芯片品质更加可靠。
这个先进的设计流程是ST与每个ESL核心技术方面最好的EDA提供商密切合作超过三年的结晶。ST设计流程被整合在下列工具中：Atrenta的工业标准的RTL lint查错和功率分析工具SpyGlass®；Mentor Graphics® Catapult® C合成工具；Calypto Design Systems的SLEC 等效验证工具，提供从纯ANSI C++ 到RTL的高效合成和对最终实现的RTL的功能性的形式验证。这个先进的设计流程是一个完整的解决方案，包括：RTL lint签核、功率估算和分析、C到C形式等效验证、C到RTL形式等效验证、SystemC 模型生成、C到RTL高层合成，能够最大限度地降低风险，缩短设计周期，将实际生产率提高四到十倍。
此外，ST还将设计验证流程成功地应用到射频/混合信号集成电路设计中，以加快多频段、多形式无线产品用复杂混合信号芯片组的开发速度。射频/混合信号芯片设计流程是以安捷伦的高级设计系统（ADS）软件和Mentor Graphics的Catapult C合成技术为基础。
安捷伦的ADS平台整合了经过优化的用于描述芯片数字单元的ANSI-C代码，能够按照现行的无线标准验证射频/混合信号的设计性能。验证完成后，优化的ANSI-C立即输入到Mentor的Catapult C编译器内，生成集成电路高速硬件描述语言 （VHDL），把逻辑门层合成一个专用集成电路。
“ST的解决方案是业内最先进的系统级设计流程之一，能够处理当今系统级芯片设计日益提高的复杂性，”意法半导体副总裁兼中央CAD与设计解决方案总经理Philippe Magarshack表示，“通过综合利用安捷伦、Atrenta、Calypto、Mentor等厂商最好的设计验证工具和ST自有的设计技术，我们的系统级设计流程能够以更快的速度打造品质更高的芯片，提高生产率，使我们的客户成为ST先进芯片技术的最大收益者。”
更多CAD工具详情请访问：
安捷伦高级设计系统- http://www.agilent.com/find/eesof-ads
Atrenta的SpyGlass -http://www.atrenta.com/solutions/products/spyglass_power.htm
Calypto的SLEC等校验证工具 -http://www.calypto.com/slecsystemhls.php
Mentor的Catapult C -http://www.mentor.com/products/esl/high_level_synthesis/index.cfm
关于意法半导体（ST）
意法半导体，是微电子应用领域中开发供应半导体解决方案的世界级主导厂商。硅片与系统技术的完美结合，雄厚的制造实力，广泛的知识产权组合（IP），以及强大的战略合作伙伴关系，使意法半导体在系统级芯片（SoC）技术方面居最前沿地位。在今天实现技术一体化的发展趋势中，ST的产品扮演了一个重要的角色。公司股票分别在纽约股票交易所、巴黎Euronext股票交易所和米兰股票交易所上市。2007年，公司净收入100亿美元，详情请访问ST网站www.st.com 或 ST中文网站 www.stmicroelectronics.com.cn.
在十多个采用新设计流程开发的专用集成电路（ASIC）成功定案后，显示新设计流程较传统方法提高生产率四到十倍，已经在ST内部推广应用，。此外，市场对整合数字信号和射频/混合信号技术的完整系统级平台的需求日益增长，ST的解决方案还能满足消费电子市场领先厂商的设计需求。ST的很多尖端产品都已利用这个参考设计流程开发，如200万像素YUV CMOS 图像传感器和高集成度的手机图像处理硬件加速器。
针对下一代消费电子设备的复杂设计，以复杂数字CMOS设计为目标应用，ST完整的ESL参考设计流程整合了高层合成技术、时序等效验证、功率分析和用于查找代码错误的lint查错工具，为客户提供了从ANSI C++到RTL的完整设计方法，包括认证的RTL到GDS2设计流程。因此，采用ST的ESL参考设计流程后，硬件设计人员能够更快地设计和验证芯片，而且芯片品质更加可靠。
这个先进的设计流程是ST与每个ESL核心技术方面最好的EDA提供商密切合作超过三年的结晶。ST设计流程被整合在下列工具中：Atrenta的工业标准的RTL lint查错和功率分析工具SpyGlass®；Mentor Graphics® Catapult® C合成工具；Calypto Design Systems的SLEC 等效验证工具，提供从纯ANSI C++ 到RTL的高效合成和对最终实现的RTL的功能性的形式验证。这个先进的设计流程是一个完整的解决方案，包括：RTL lint签核、功率估算和分析、C到C形式等效验证、C到RTL形式等效验证、SystemC 模型生成、C到RTL高层合成，能够最大限度地降低风险，缩短设计周期，将实际生产率提高四到十倍。
此外，ST还将设计验证流程成功地应用到射频/混合信号集成电路设计中，以加快多频段、多形式无线产品用复杂混合信号芯片组的开发速度。射频/混合信号芯片设计流程是以安捷伦的高级设计系统（ADS）软件和Mentor Graphics的Catapult C合成技术为基础。
安捷伦的ADS平台整合了经过优化的用于描述芯片数字单元的ANSI-C代码，能够按照现行的无线标准验证射频/混合信号的设计性能。验证完成后，优化的ANSI-C立即输入到Mentor的Catapult C编译器内，生成集成电路高速硬件描述语言 （VHDL），把逻辑门层合成一个专用集成电路。
“ST的解决方案是业内最先进的系统级设计流程之一，能够处理当今系统级芯片设计日益提高的复杂性，”意法半导体副总裁兼中央CAD与设计解决方案总经理Philippe Magarshack表示，“通过综合利用安捷伦、Atrenta、Calypto、Mentor等厂商最好的设计验证工具和ST自有的设计技术，我们的系统级设计流程能够以更快的速度打造品质更高的芯片，提高生产率，使我们的客户成为ST先进芯片技术的最大收益者。”
更多CAD工具详情请访问：
安捷伦高级设计系统- http://www.agilent.com/find/eesof-ads
Atrenta的SpyGlass -
Calypto的SLEC等校验证工具 -
Mentor的Catapult C -
关于意法半导体（ST）
意法半导体，是微电子应用领域中开发供应半导体解决方案的世界级主导厂商。硅片与系统技术的完美结合，雄厚的制造实力，广泛的知识产权组合（IP），以及强大的战略合作伙伴关系，使意法半导体在系统级芯片（SoC）技术方面居最前沿地位。在今天实现技术一体化的发展趋势中，ST的产品扮演了一个重要的角色。公司股票分别在纽约股票交易所、巴黎Euronext股票交易所和米兰股票交易所上市。2007年，公司净收入100亿美元，详情请访问ST网站
