每次关于半导体的场合，总少不得对＂摩尔定律＂(Moore's Law) 品头论足一番；有人主张它已近穷途末路，更有人直接宣告它的消亡。事实究竟如何？今后又有哪些创新可能？
＂摩尔定律＂仍活跃，新工艺须协同设计优化
已在 7nm 夺魁、正积极部署 3nm 工艺的台积电 (TSMC) 断言：＂摩尔定律＂本身就是一部创新史，至今依然活跃。副总黄汉森说明，标准的电池逆变器、高密度静态随机存取内存 (SRAM)、逻辑闸及微处理器 (MPU) 的晶体管密度皆仍循此轨迹前进；5nm 是目前效能最佳、密度最高的工艺，且具备广泛的 EUV (极紫外线) 光罩层，设计生态系统也已就绪，惟量产仍有风险存在。放眼未来，单一功能密度 (单一 IC 的组件数量) 和成本将是下世代技术的改善重点，而器件微缩 (Scaling) 是当前要务。技术进步将使新度量标准的使用成为可能。
已在 7nm 夺魁、正积极部署 3nm 工艺的台积电 (TSMC) 断言：＂摩尔定律＂本身就是一部创新史，至今依然活跃。副总黄汉森说明，标准的电池逆变器、高密度静态随机存取内存 (SRAM)、逻辑闸及微处理器 (MPU) 的晶体管密度皆仍循此轨迹前进；5nm 是目前效能最佳、密度最高的工艺，且具备广泛的 EUV (极紫外线) 光罩层，设计生态系统也已就绪，惟量产仍有风险存在。放眼未来，单一功能密度 (单一 IC 的组件数量) 和成本将是下世代技术的改善重点，而器件微缩 (Scaling) 是当前要务。技术进步将使新度量标准的使用成为可能。
照片人物：台积电副总黄汉森
基本上，技术节点 (node) 数值越小
，芯片的集成密度就越高；但黄汉森强调，进入先进工艺后，技术节点与栅极长度 (Gate Length) 不可混为一谈——由于会有内部电场 (栅极与源极、汲极) 的互相干扰，电子波动特性甚至会开始主导电性，须考虑量子物理效应，导致晶体管栅极的物理特征尺度大于节点数值，这在工艺上是个棘手问题。因此，晶体管微缩也是一段创新历程——常与摩尔定律相提并论的登纳德缩放定律 (Dennard Scaling) 聚焦于能量需求将随之减少，后经等量扩充 (Equivalent Scaling)，如今当道的鳍式场效晶体管 (FinFET) 和全耗尽型绝缘上覆硅 (FD-SOI) 是采通道几何微缩 (Channel Geometry Scaling)。
新工艺必须协同设计技术共同优化，以达成减少轨道高度、自我对准 (self-aligned) 接触、单扩散 (Single diffusion break) 与最后栅极截止 (Gate-cut last) 等目标；当衡量晶体管效能与密度时，须留意内存不足、非多核心芯片、没有加速器，以及打线是否会延迟大芯片传输等问题。知名技术研究机构爱美科 (imec) 则特别关注能源与功耗，总裁暨执行长 Luc Van den hove 博士表示，疾病、气候变迁仍时刻威胁我们的生活，借助大数据可强化应变能力，但这对能耗是一大考验，须通过设计标准找到最有效的回收方法，并优化每个子系统以降低对功率的需求。
CEA-Leti 聚焦边缘 AI，力推先进 FD-SOI
与比利时 imec 和德国 Fraunhofer 并列全球三大技研领先者的＂电子暨信息技术实验室＂(CEA-Leti)，将目光放在边缘人工智能 (AI) 的先进节点。执行长 Emmanuel Sabonnadière 指出，内存、设计、FD-SOI、传感器和软件工具缺一不可；其中，28nm FD-SOI 每瓦计算能力达 2.9 TOPS/W，非常适合奈米加速器和深度卷积神经网络 (CNN)。平面 FD-SOI 早已用于模拟电路设计，现将 FD-SOI 与 3D 和嵌入式内存结合，可为 AI 建置效率电路。相较于 FinFET，FD-SOI 可动态改变逻辑电路的工作点位，在设计时间就能实现低功耗、高效能。
与比利时 imec 和德国 Fraunhofer 并列全球三大技研领先者的＂电子暨信息技术实验室＂(CEA-Leti)，将目光放在边缘人工智能 (AI) 的先进节点。执行长 Emmanuel Sabonnadière 指出，内存、设计、FD-SOI、传感器和软件工具缺一不可；其中，28nm FD-SOI 每瓦计算能力达 2.9 TOPS/W，非常适合奈米加速器和深度卷积神经网络 (CNN)。平面 FD-SOI 早已用于模拟电路设计，现将 FD-SOI 与 3D 和嵌入式内存结合，可为 AI 建置效率电路。相较于 FinFET，FD-SOI 可动态改变逻辑电路的工作点位，在设计时间就能实现低功耗、高效能。
照片人物：CEA-Leti执行长 Emmanuel Sabonnadière
当神经网络根据最终用户所接受的新数据推断事物时，AI 推论 (Inference) 需要紧凑且省电的电路。先进 FD-SOI、3D 集成和非挥发性内存 (NVM) 的结合将为专用电路另辟蹊径，可在分布式电子产品的有限功率预算内显著提高性能，且让器件更轻薄、密度更高、晶体管信道的电子迁移率更好，反应更灵敏；意法半导体 (ST) 有两款芯片已采用此技术。CEA-Leti 是 FD-SOI 技术的始祖，并于 1992 年协助成立硅绝缘研究的领导厂商 Soitec；FD-SOI 技术现已被集成到数百万台控制台和智能手机中，让应用程序以极低的能耗进行高性能处理。
CEA-Leti 已对外揭示 12nm 及更高工艺的先进 FD-SOI 蓝图，现正与顶级半导体公司讨论寻求新型移动和汽车应用。Sabonnadière 大胆预测，FD-SOI 未来可能会成为需要高能效处理之互联汽车市场的标准配置。与此同时，可利用模拟增压器 (Analogue Booster) 的基体偏压 (Body Bias) 改善传统模拟设计，藉由强化／弱化晶体管取得功耗电压控制震荡器／低噪声放大器 (VCO/LAN)，以补偿晶体管的不匹配，其目的是：独立设计并减少多个运行点 (running-point) 的应用面积，以便多争取 30～50% 的可用空间。
3D 整合＋AI 深度学习平台，让边缘设备更聪明
从 FD-SOI 延伸而来的＂CoolCube＂单片三维 (monolithic 3D) 整合专利则是提升密度和连接性的秘技，可维持反向偏压 (back bias)、在中间置入新的互连层以缓解路由壅塞，且只要装置的型态与架构相同，顶端和底部层可以是异质结构。新的嵌入式内存亦可与 FD-SOI 整合以扩大应用，包括：微控制器 (MCU)、应用资安及边缘 AI 皆适用。受惠于新兴可变电阻式内存 (RRAM)，功耗更具优势；另一项以脉冲编码 (Spike-coding) 的深度神经网络 (DNN)，乃专为极低功耗系统而生，例如：以 RRAM 等 NVM 制作大量平行突触 (synaptic) 的内存。
从 FD-SOI 延伸而来的＂CoolCube＂单片三维 (monolithic 3D) 整合专利则是提升密度和连接性的秘技，可维持反向偏压 (back bias)、在中间置入新的互连层以缓解路由壅塞，且只要装置的型态与架构相同，顶端和底部层可以是异质结构。新的嵌入式内存亦可与 FD-SOI 整合以扩大应用，包括：微控制器 (MCU)、应用资安及边缘 AI 皆适用。受惠于新兴可变电阻式内存 (RRAM)，功耗更具优势；另一项以脉冲编码 (Spike-coding) 的深度神经网络 (DNN)，乃专为极低功耗系统而生，例如：以 RRAM 等 NVM 制作大量平行突触 (synaptic) 的内存。
图：FD-SOI 将超薄绝缘体层 (埋入式氧化物) 放置在硅基的顶部，藉由超薄硅膜产生晶体管沟道；相较于传统块体 (bulk) 技术，具有更好的晶体管静电特性
数据源：意法半导体；https://www.st.com/content/st_com/en/about/innovation---technology/FD-SOI/learn-more-about-fd-soi.html
数据源：意法半导体；https://www.st.com/content/st_com/en/about/innovation---technology/FD-SOI/learn-more-about-fd-soi.html
简单、效率且容量可调为其特点，主要供模拟计算之用，聪明的 Retina 即是使用此类 3D 堆栈，好处包括：可使用低频处理器、直接互连像素、处理迅速，最重要的是：它拥有百倍计算力、十倍能源效率，且处理延迟极低；可完美缩放，不会因为碍于带宽而有尺寸限制，可做＂异质整合＂(Heterogeneous Integration, HI)。例如，应对传感器内置复杂处理，尤其适合重隐私的感测应用；每个像素可独立处理，结合经典电脑视觉和 AI 算法可拓展新的应用范围。CEA-Leti 还展示边缘 AI 深度学习平台＂N2D2＂，存取数据库容易，十分有利神经网络的学习探勘。
其次，＂N2D2＂内建转出模块，可在不同硬件自动产生编码——为 CPU、GPU、FPGA 等商用现货 (COTS) 组件独立产生编码，且能符合特定大厂的硬件规范；Sabonnadière 认为，这是边缘 AI 必备的刚性需求。该平台设有多重比较准则，可对延迟性、硬件成本、内存需求及功耗做综合评估，且方便用户做数据整备和半自动数据标记，对数据库处理／预处理帮助良多。再者，基于 CEA IP 的 NN 硬件加速器类似编码作用，能在导入阶段协助决策。最后，一个值得推敲的思惟是：业界该如何蓄积创新能量？
下世代微电子气候渐成，亟需产官学研通力合作
新加坡国立研究基金会总裁刘德成教授分享他们的创新经验：新加坡向来将研发视为对未来的投资，每年编列的企业研发创新 (RIE) 预算约占 1% 国内生产总值 (GDP)，旨在建立产业技术深度和能力、开拓产业视野、检视产业并创造市场，由政府担任火车头角色，藉此吸引更多私人研发投资以建立活跃的生态系，收到外溢效果；政府亦会出面与民间企业共同成立联营企业 (consortia)，以强化公部门与私有研发资源的连结。上述措施已获具体成果，不仅境内创投动力十足，也让新加坡对整个半导体价值链的影响力非比寻常。
新加坡国立研究基金会总裁刘德成教授分享他们的创新经验：新加坡向来将研发视为对未来的投资，每年编列的企业研发创新 (RIE) 预算约占 1% 国内生产总值 (GDP)，旨在建立产业技术深度和能力、开拓产业视野、检视产业并创造市场，由政府担任火车头角色，藉此吸引更多私人研发投资以建立活跃的生态系，收到外溢效果；政府亦会出面与民间企业共同成立联营企业 (consortia)，以强化公部门与私有研发资源的连结。上述措施已获具体成果，不仅境内创投动力十足，也让新加坡对整个半导体价值链的影响力非比寻常。
照片人物：新加坡国立研究基金会总裁刘德成教授
具体展现在：其所属产业成员对其 GDP 贡献超过 7%，且囊括 11% 的全球半导体市场，有逾 60 家的半导体公司皆群聚于此。刘德成预见下世代微电子重心在于：物联网 (IoT) 及连接、软性／混合电子、仿神经型态计算 (Neuromorphic Computing) 的新兴内存器件、硅光子与先进电子材料研究。此外，＂异质整合＂将促成轻量、低成本和微型化，而初见苗头的量子计算 (Quantum Computing)、感测与网络可望再度改写历史，例如：提供安全量子密钥传输 (QKD)、利用量子频率相关性实现更高的感测或分辨率、将量子信息单独传输确保通信安全等。
上述领域需要对基础物理、化学、材料科学和设备支出的基础知识有多方了解。台湾地區产业的重要推手工业技术研究院 (ITRI)，不仅是负责协调产、官、学发展技术／产品／服务的区域创新中心，也是孕育逾 140 家高科技公司执行长的摇篮。副院长彭裕民阐述，紧扣永续环境、创造低碳、节能、循环小区使命，ITRI 已针对 5G 整合测试、无人车驾驶测试、智能制造试产、微电网系统验证、3D 打印医疗设备制造基地建立营运认证及验证据点，且成果丰硕。日前更携手国际半导体产业协会 (SEMI) 和新竹市政府打造亚洲第一自驾车开放场域试验平台。
半导体芯片是驱动车用精密零件往智能化升级的研发关键，举凡 GPS 地图、地形感测、内存中的精密零件与电子系统都需要成熟的半导体技术作为后盾，而开放式场域测试才是真正自驾车挑战的开始，如何做好感测及决策控制将是自驾车核心技术。顺带一提，SEMI 着眼于车用半导体的庞大市场潜能，成立全球车用电子咨询委员会 (SEMI GAAC)，奥迪 (Audi) 即是创始会员之一。另一方面，ITRI 从产业需求出发的＂AI-on-Chip 计划＂，冀能降低 10% 的一次性工程费用 (NRE)、发展不可或缺的 IP、缩短 25% 芯片软件开发时间并提供两倍 AI 芯片效能。
