PureEdge硅频率模块成为安森美时钟市场杀手锏

市场研究机构Databeans的调查表明，2007年全球时钟市场收入为16亿美元，预计2007年－2012年总时钟市场年复合增长率（CAGR）将达到11%。随着市场应用走向融合，硅基时钟和晶振供应商将进行整合，硅基锁相环（PLL）时钟解决方案将继续替代传统晶振（XO）以满足更高频率、复杂度及系统同步对时钟解决方案的要求。

PureEdge硅频率模块成为安森美时钟市场杀手锏

随着自动测试设备、电信及网络、计算机及消费电子产品复杂度及系统数据传输率/频率的不断提高，系统需要更加精确的同步，并实现更低的抖动(低于1 ps)。同时，系统对高性价比的电磁干扰(EMI)抑制(采用扩频技术)的要求也越来越高。因此，用户需要用多频率时钟产生器来整合时钟树(晶体、PLL、缓存、I/O)，利用高性能的锁相环(PLL)替代较高频率应用中的传统晶振，使时钟扇出具备灵活的skew，并支持多种I/O(LVDS、PECL、HCSL、HSTL)。此外，用户还需要半定制化时钟和可编程时钟来尽量提升系统性能和设计灵活性。这些应用趋势对时钟产生技术及频率元件提出了更高的要求，市场迫切需要能够满足上述需求的完整时钟树解决方案。

针对上述市场需求，近日安森美半导体推出基于在双极型、CMOS和0.18μm硅锗（SiGe）BiCMOS工艺上先进的锁相环（PLL）电路布局和设计专业技术，时间抖动比竞争对手小50%，令系统设计更简易，并消除时间误差。

最新推出的基于PLL的PureEdge硅频率模块NB3N3020是一款可编程时钟乘法器，该器件在同颗器件上产生低压正射极耦合逻辑(LVPECL)时钟及低压互补金属氧化物半导体(LVCMOS)时钟，这使NB3N3020能够用于宽广范围的应用，如网络、消费电子和计算机应用。这器件含有三个三电平LVCMOS单端选择引脚，设定26种可能时钟频率中的一种。NB3N3020可编程时钟乘法器拥有8 MHz～210 MHz的宽输出频率范围。它采用一颗5.0MHz～27 MHz基本模式并行谐振晶体或一颗2.0MHz～210 MHZ LVCMOS单端时钟源，产生差分LVPECL输出和单端LVCMOS输出，而多种可供选择的时钟输出频率是对输入时钟频率相乘的结果。低电平时，LVCMOS输出启用(OE)三态时钟输出，使系统设计人员能够在其系统中动态地控制时序状况。这器件周期抖动仅为5皮秒(ps)，为电路板设计人员提供更高的系统时序裕量，适合更高频率的设计，具有更高的可靠性。

单一可编程时钟替代多颗传统时钟

采用PureEdge时钟产生模块可以为设计师带来以下优势：替代传统晶振，降低成本，增加灵活性和功能。在晶振方面，可以缩短传统晶振的上市时间，易于获得非标准频率。更重要的是，混合模块中的PLL可以在5 mm×7 mm×1.9 mm陶瓷封装中直接替代晶振模块。这种方式可以提供多种可供选择的频率、多种逻辑系列输出电平(无需电平转换器)，抑制抖动；还可以降低制造成本，提高可靠性。

以常见的机顶盒(STB)、数字电视、家庭网关和其它消费应用等为例，这些系统中可能涉及到众多不同的功能模块，需要多种不同的时钟频率。目前业界用于满足机顶盒等应用复杂时钟要求的解决方案是分产晶体和/或CMOS晶体振荡器。每部机顶盒/数字电视等系统需要采用5至7颗晶体/晶体振荡器，这将占用过多的电路板空间，增加了设计复杂度，此外晶体和CMOS晶体振荡器的采购交货周期较长，也不利于制造商加快产品上市时间。因此，由单个时钟解决方案替代传统多时钟方案好处不言而喻。
可编程时钟方案引发传统多时钟方案变革

安森美半导体标准产品部全球市场营销副总裁麦满权认为：“随着市场应用走向融合，硅基时钟和晶振供应商将进行整合，硅基锁相环（PLL）时钟解决方案将继续替代传统晶振（XO）以满足更高频率、复杂度及系统同步对时钟解决方案的要求。”因此，除了不断推出新产品，安森美半导体也针对不同客户的不同需求进行产品定制化。安森美半导体的新一代产品策略是充分利用在专有组件库、高速PLL设计和微型封装的技术优势，继续开发钟产生和支持产品及逻辑转换器，以业界最完整、抖动最低的时钟树解决方案满足路由器/交换机、光网络/无源光网络(PON)、DSLAM/集成多工器、工作站CPU和存储器时钟分配、网络服务器、存储区域网络(主总线适配器卡、网络卡)、工作站和服务器、机顶盒和数字电视等应用的需求。