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目前市面上数字电子产品的功能越来越强大，系统所需的运作频率不断飙高，当进入Giga赫兹(Giga Hz = 109Hz)等级以后，产品更是需要一个稳定且精确的系统时脉来源，因此时脉产生器也就成为产品设计中的一个重要角色。电子产品内的各项电子组件，都需依赖时脉频率来协调彼此间的运作脚步。
系统运作的频率越高，各组件之间相互配合的时序误差容许空间将会缩小，若是电路设计不良，就会因时脉信号的歪斜抖动，使相关的组件无法达到同步运作，发生不稳定的情形导致系统失效。越高的运作频率，也使产品更容易受到充斥在空气中的电磁波噪声(EMI)所干扰，或是由产品自己的电路散发出高频电磁波，影响周遭的电子设备。所以当产品研发工程师在设计新产品时，必须彻底了解影响高频电子电路运作的因素，若是依循以往的惯例，或按照其它产品的案例依样画葫芦，便容易招致失败的结果。
时序预算
为了确保系统的正常运作，数字电路中的每个组件都必须在时脉周期中的某些特定期间内，完成其所被赋予的工作，而整个步骤加总起来的时间若是超过了系统设计的时脉周期，则系统就无法正常运作。以时序预算(Timing Budget)详细分析电路中各部分所需要的运作时间，使工程师可以清楚的了解产品运作速度的极限。系统中需多的因素都有可能会影响时序预算，而时基抖动算是最重要的一个参数，时基抖动也会严重影响锁相回路的运作机制，下文将说明什么是时基抖动。
什么是时基抖动
时基抖动(Jitter)在数字电路的设计中，是不能被忽略的重要关键，当使用以锁相回路(PLL)构成的缓冲器时，时基抖动所造成的问题将更加明显。时基抖动的程度过于严重时，会使电路在时序设计上损失宝贵的时脉周期，也会造成数据锁定的错误，了解时基抖动的概念与定义将可避免这些错误的发生。
测量时基抖动有许多种的方法，若是使用了错误的测量方式与数据来设计电路，将导致系统运作发生不正常。同时时基抖动可以用许多种的方式描述，例如电子组件的数据规格中通常以绝对值、峰对峰值、平均值等来表示，以下将说明不同型态的时基抖动与测量方法。
基本上，时基抖动可以定义为电子组件输出时脉的实际位置与时脉理想位置的偏差值。时基抖动的型态大致上可归纳成两大类，「无规则性时基抖动」与「特定时基抖动」，而整体的时基抖动应为这两大类抖动的总合 (参见图1)。但是这两类的时基抖动所表现出来的特性大不相同，如果能了解各种时基抖动的特征，就可以让我们更明确的计测系统内的时基抖动状态。
特定时基抖动
特定时基抖动(Deterministic Jitter)是指‘非’高斯分布，是有规律性且有一定范围的抖动，这种抖动通常可追查出其产生的源头，像是讯号杂音、串音、电源供应单元或其它类似的装置；也有可能是由电磁波干扰(EMI)或接地问题所产生。若发生大量的特定因素抖动，大都可归咎于系统设计的缺陷所造成。特定因素抖动产生的原因，又可分为四大类，周期失真抖动(duty cycle distortion jitter)、资料相关抖动(data dependent jitter)、正弦波抖动(sinusoidal jitter)、非关联性有范围的抖动(uncorrelated bounded jitter)。
 周期失真抖动
周期失真又叫做脉波宽度失真(pulse width distortion)，是指“0”的数据位宽度与“1”的数据宽度不相同，或指时脉位于高电位时的讯号宽度与低电位时的讯号宽度不相等的状况。
理想状态的时脉讯号，高电位与低电位的信号宽度应该是相等的 (参见图2)，若是两者出现不等的状况，则信号电位转换的时的交叉点就会产生变化，由波形图中可以明显的看出来。周期失真抖动通常是因系统中波形上升与下降时序不同造成，也常发生在单端接地系统中的接地电位飘移情况。
 资料相关抖动
脉波在经过传递途中的介质时，导体的阻抗会因信号脉波的频率而产生变化，此现象称为表层效应(Skin Effect)，变动的数字数据就因为数据脉波频率的变动，无法以相同的速度通过传送介质中，所以信号的抖动与所传送的数据样式具有相关联性，因此称为数据相关抖动。数据相关抖动会因介质、组件或是系统的频宽限制而产生，高频信号与低频信号的传送条件不同，使不同样式的数据形成时序上的误差。
 正弦波抖动
或称为周期性抖动(Periodic Jitter)，由其名称可看出其应具有周期性，因接地反弹或是电源供应变动，造成随数据形式变化的干扰现象。当时脉讯号波形的上升或下降边缘位置产生变动，其时序偏离的变动类似一般的正弦波的形式，正弦波抖动所造成的影响通常不会太大。
 非关联性有范围的抖动
除了上述三种抖动以外的其余非随机抖动，因为与数据样式不具有关联性，且抖动会在一定的范围之内，由电源供应的噪声或串因干扰所造成。
随机抖动
随机时基抖动(Random Jitter)是由许多天然的因素构成，像是热噪音、辐射干扰、半导体构造等。例如半导体的p-n接口所产生的热干扰噪声，混入正常的数据信号上，当信号流经p-n接口时，造成通过时间的变动情形，就是信号抖动的来源。此种噪声则以高斯分布（Gaussian distribution）或称为白色噪音的型式呈现，噪声会影响信号波形上升或下降的斜率，而使信号转换点的时序产生偏差。随机抖动的偏差值是没有受限制的，一般都采用标准的偏差范围来定义，我们可以量测一定时间范围内的随机抖动偏差，再取其中最大与最小的偏差数值。
如何测量时基抖动
因为高频的数字信号速度极快，必须选择正确的量测仪器才能测量出正确的时基抖动现象。通常工程师会采用高频宽并具有波形保留功能的示波器，但是这种测量方式会因示波器触发机能的不够稳定，使所得到的结果精确度不足。所以有一种专门用来量测时基抖动的特殊设备，称做「时序间隔分析仪(Timing interval analyzers)」的特殊数字储存示波器，不只具备精确撷取时序资料的能力，尚能提供统计分析与图形化显示的功能，可以简化时基抖动的量测工作。
时基抖动通常以长条图方式的统计学图表来显示，纵轴代表样本的数量，而横轴代表了偏移的时间；图3中所显示的时基抖动现象近似高斯分布的曲线，因此我们可以知道上图时基抖动的型态应为随机时基抖动，我们必须注意的是图3之中高斯分布的值并未向两端无限的延伸，这是因为取样的数据数量受到限制所致。
平均时基抖动是取样本总数的中间点，另以标准差的值来估计此平均值的分布状态，其余RMS、1 Sigma与标准差都与平均时基抖动具有类似的定义。此外峰对峰值时基抖动值，是量测值的最大与最小之间的差距，如以图3来看，就是样本基底部位的宽度
当特定时基抖动与随机时基抖动同时发生时，就会在图表中产生‘非’高斯分布的取线，并会有一个以上的峰值出现，端看系统中具有几个特定时基抖动，图表中就会出现几个峰值，每个峰值都代表了一个高斯分布的曲线 (参见图4)。
时基抖动的表示方式
根据上述的原理，我们可以更进一步的来描述与量化高速数字电路中的时基抖动现象，依照数据应用方式的不同，可以用三种主要的方式来定义：相邻时脉时基抖动(Cycle to cycle jitter)、特定周期内时基抖动(Period jitter)与长期的时基抖动(Long term jitter)。
 相邻时脉时基抖动
指的就是两个相邻时脉之间的周期时序差异量，也有人将其称为短期时基抖动。这种时基抖动最难测量，需要使用TIA补抓数次邻接的周期时序值，方可以计算出相邻时脉时基抖动。
由图5所示，抖动值J1为第一个时脉宽度t1减去第二个时脉宽度t2，抖动值J2为第二个时脉宽度t2减去第三个时脉宽度t3，以此类推。当累积测量数万次脉波后，所得到最大的抖动值J，即为最大的相邻时脉时基抖动。
若锁相回路参考时脉的相邻时基抖动，超过锁相回路的保持范围(hold range)，则锁相回路将无法保持锁定。
 特定期间内时基抖动
为一段期间内，每一个实际时脉的时序与理想时脉位置之间的相位差，其最大值就是特定期间内时基抖动，通常当相邻时基抖动变大时，特定期间内时基抖动也会相对变大(参见图6)。
太大的特定期间内时基抖动，导致设计系统时序时，必须预留信号抖动的空间，将影响到Setup Time与Hold Time的运作周期，降低系统的效能。
 长期的时基抖动
假设一开始时实际时脉与理想时脉的相位差为零，系统经过长时间运作之后，实际时脉与理想时脉的相位差即为长期的时基抖动。以图7为例，Cycle 0的波形上升边缘，在经过一段时间后(以PC为例可能是10~20 msec)，Cycle N的波形上升边缘与Cycle 0来比较，可能会领先Cycle 0，也可能会落后。
长期的时基抖动会使系统的工作时间点产生飘移，如果是显示卡的视讯时脉信号产生器发生长期时基抖动，以一个时脉代表的一个屏幕光点，原本应该显示在屏幕的中央，就会逐渐偏离其原有的位置，因长期时基抖动会影响所有的时脉信号，所以屏幕整体显示也就可能跑出屏幕外头了。
一般在使用时脉缓冲器与时脉产生器的场合，时基抖动的单位会以时间来表示，例如picoseconds或是nanoseconds。在数据通讯的场合，时基抖动会改用单位间隔(UI, unit interval)为单位来表示，一个单位间隔等同于一个位的传送长度，JitterUI代表了一个单位间隔内所产生的时基抖动总合，因此JitterUI可用下列公式表示：
时基抖动的分析技巧
时基抖动会由许多原因所造成，其中最常见的是电源供应装置产生的噪声，以下我们将列举一些较常造成时基抖动的因素。
电源供应组件的去耦合电容器失效或是电路板布局错误，就会产生时基抖动。此时必须依照锁相回路建议的布局准则使联机间的电感值保持最低，并检查去耦合电容的数值。
其次是电源供应噪声进入到锁相回路的电源接脚。最容易检查出此问题的方法就是将锁相回路的电源接脚连接到外部的电源供应装置，再看看是否抖动的现象因此而改善，虽然要将锁相回路的电源接脚从电路板中抽离开来需要下一番功夫，但此方法却是检验电源供应对时基抖动影响最有效的方法。
第三是锁相回路的参考时脉输入端，在锁相回路的运作频宽中，被混入了大量的噪声或是时脉信号受到调变。我们可以将参考时脉输入端连接到频谱分析仪，检查锁相回路的运作频宽内，除了参考时脉之外，是否另有其它的噪声包含其中。
第四是输出端的线路遭到邻近线路的信号串音所干扰，在电路板的布局中，必须彻底检查与输出端线路相邻的线路与其间隔，理想的状态是在时脉输出线路的相邻之处，多加一条接地线路，并增加与其余线路之间的距离，以避免干扰。
最后是量测仪器或方法不正确，而导致测量结果与实际不相符合。使用一般的示波器来量测时基抖动，会因为示波器的触发器本身就具有抖动的情形，使测量不正确。最好采用内建时基抖动测量功能的高取样频率数字示波器，才能确保数据的准确性。
结语
时基抖动是时脉产生器与时脉分配器的一个重要参数，若希望设计出具备高效能与高稳定度的产品时，就必须精确的控制时基抖动的数值，在了解了时基抖动的发生原因，与如何精确的测量时基抖动的数值，工程师将能设计出更稳定的时脉电路，以提供产品最佳的表现。
系统运作的频率越高，各组件之间相互配合的时序误差容许空间将会缩小，若是电路设计不良，就会因时脉信号的歪斜抖动，使相关的组件无法达到同步运作，发生不稳定的情形导致系统失效。越高的运作频率，也使产品更容易受到充斥在空气中的电磁波噪声(EMI)所干扰，或是由产品自己的电路散发出高频电磁波，影响周遭的电子设备。所以当产品研发工程师在设计新产品时，必须彻底了解影响高频电子电路运作的因素，若是依循以往的惯例，或按照其它产品的案例依样画葫芦，便容易招致失败的结果。
时序预算
为了确保系统的正常运作，数字电路中的每个组件都必须在时脉周期中的某些特定期间内，完成其所被赋予的工作，而整个步骤加总起来的时间若是超过了系统设计的时脉周期，则系统就无法正常运作。以时序预算(Timing Budget)详细分析电路中各部分所需要的运作时间，使工程师可以清楚的了解产品运作速度的极限。系统中需多的因素都有可能会影响时序预算，而时基抖动算是最重要的一个参数，时基抖动也会严重影响锁相回路的运作机制，下文将说明什么是时基抖动。
什么是时基抖动
时基抖动(Jitter)在数字电路的设计中，是不能被忽略的重要关键，当使用以锁相回路(PLL)构成的缓冲器时，时基抖动所造成的问题将更加明显。时基抖动的程度过于严重时，会使电路在时序设计上损失宝贵的时脉周期，也会造成数据锁定的错误，了解时基抖动的概念与定义将可避免这些错误的发生。
测量时基抖动有许多种的方法，若是使用了错误的测量方式与数据来设计电路，将导致系统运作发生不正常。同时时基抖动可以用许多种的方式描述，例如电子组件的数据规格中通常以绝对值、峰对峰值、平均值等来表示，以下将说明不同型态的时基抖动与测量方法。
基本上，时基抖动可以定义为电子组件输出时脉的实际位置与时脉理想位置的偏差值。时基抖动的型态大致上可归纳成两大类，「无规则性时基抖动」与「特定时基抖动」，而整体的时基抖动应为这两大类抖动的总合 (参见图1)。但是这两类的时基抖动所表现出来的特性大不相同，如果能了解各种时基抖动的特征，就可以让我们更明确的计测系统内的时基抖动状态。
特定时基抖动
特定时基抖动(Deterministic Jitter)是指‘非’高斯分布，是有规律性且有一定范围的抖动，这种抖动通常可追查出其产生的源头，像是讯号杂音、串音、电源供应单元或其它类似的装置；也有可能是由电磁波干扰(EMI)或接地问题所产生。若发生大量的特定因素抖动，大都可归咎于系统设计的缺陷所造成。特定因素抖动产生的原因，又可分为四大类，周期失真抖动(duty cycle distortion jitter)、资料相关抖动(data dependent jitter)、正弦波抖动(sinusoidal jitter)、非关联性有范围的抖动(uncorrelated bounded jitter)。
 周期失真抖动
周期失真又叫做脉波宽度失真(pulse width distortion)，是指“0”的数据位宽度与“1”的数据宽度不相同，或指时脉位于高电位时的讯号宽度与低电位时的讯号宽度不相等的状况。
理想状态的时脉讯号，高电位与低电位的信号宽度应该是相等的 (参见图2)，若是两者出现不等的状况，则信号电位转换的时的交叉点就会产生变化，由波形图中可以明显的看出来。周期失真抖动通常是因系统中波形上升与下降时序不同造成，也常发生在单端接地系统中的接地电位飘移情况。
 资料相关抖动
脉波在经过传递途中的介质时，导体的阻抗会因信号脉波的频率而产生变化，此现象称为表层效应(Skin Effect)，变动的数字数据就因为数据脉波频率的变动，无法以相同的速度通过传送介质中，所以信号的抖动与所传送的数据样式具有相关联性，因此称为数据相关抖动。数据相关抖动会因介质、组件或是系统的频宽限制而产生，高频信号与低频信号的传送条件不同，使不同样式的数据形成时序上的误差。
 正弦波抖动
或称为周期性抖动(Periodic Jitter)，由其名称可看出其应具有周期性，因接地反弹或是电源供应变动，造成随数据形式变化的干扰现象。当时脉讯号波形的上升或下降边缘位置产生变动，其时序偏离的变动类似一般的正弦波的形式，正弦波抖动所造成的影响通常不会太大。
 非关联性有范围的抖动
除了上述三种抖动以外的其余非随机抖动，因为与数据样式不具有关联性，且抖动会在一定的范围之内，由电源供应的噪声或串因干扰所造成。
随机抖动
随机时基抖动(Random Jitter)是由许多天然的因素构成，像是热噪音、辐射干扰、半导体构造等。例如半导体的p-n接口所产生的热干扰噪声，混入正常的数据信号上，当信号流经p-n接口时，造成通过时间的变动情形，就是信号抖动的来源。此种噪声则以高斯分布（Gaussian distribution）或称为白色噪音的型式呈现，噪声会影响信号波形上升或下降的斜率，而使信号转换点的时序产生偏差。随机抖动的偏差值是没有受限制的，一般都采用标准的偏差范围来定义，我们可以量测一定时间范围内的随机抖动偏差，再取其中最大与最小的偏差数值。
如何测量时基抖动
因为高频的数字信号速度极快，必须选择正确的量测仪器才能测量出正确的时基抖动现象。通常工程师会采用高频宽并具有波形保留功能的示波器，但是这种测量方式会因示波器触发机能的不够稳定，使所得到的结果精确度不足。所以有一种专门用来量测时基抖动的特殊设备，称做「时序间隔分析仪(Timing interval analyzers)」的特殊数字储存示波器，不只具备精确撷取时序资料的能力，尚能提供统计分析与图形化显示的功能，可以简化时基抖动的量测工作。
时基抖动通常以长条图方式的统计学图表来显示，纵轴代表样本的数量，而横轴代表了偏移的时间；图3中所显示的时基抖动现象近似高斯分布的曲线，因此我们可以知道上图时基抖动的型态应为随机时基抖动，我们必须注意的是图3之中高斯分布的值并未向两端无限的延伸，这是因为取样的数据数量受到限制所致。
平均时基抖动是取样本总数的中间点，另以标准差的值来估计此平均值的分布状态，其余RMS、1 Sigma与标准差都与平均时基抖动具有类似的定义。此外峰对峰值时基抖动值，是量测值的最大与最小之间的差距，如以图3来看，就是样本基底部位的宽度
当特定时基抖动与随机时基抖动同时发生时，就会在图表中产生‘非’高斯分布的取线，并会有一个以上的峰值出现，端看系统中具有几个特定时基抖动，图表中就会出现几个峰值，每个峰值都代表了一个高斯分布的曲线 (参见图4)。
时基抖动的表示方式
根据上述的原理，我们可以更进一步的来描述与量化高速数字电路中的时基抖动现象，依照数据应用方式的不同，可以用三种主要的方式来定义：相邻时脉时基抖动(Cycle to cycle jitter)、特定周期内时基抖动(Period jitter)与长期的时基抖动(Long term jitter)。
 相邻时脉时基抖动
指的就是两个相邻时脉之间的周期时序差异量，也有人将其称为短期时基抖动。这种时基抖动最难测量，需要使用TIA补抓数次邻接的周期时序值，方可以计算出相邻时脉时基抖动。
由图5所示，抖动值J1为第一个时脉宽度t1减去第二个时脉宽度t2，抖动值J2为第二个时脉宽度t2减去第三个时脉宽度t3，以此类推。当累积测量数万次脉波后，所得到最大的抖动值J，即为最大的相邻时脉时基抖动。
若锁相回路参考时脉的相邻时基抖动，超过锁相回路的保持范围(hold range)，则锁相回路将无法保持锁定。
 特定期间内时基抖动
为一段期间内，每一个实际时脉的时序与理想时脉位置之间的相位差，其最大值就是特定期间内时基抖动，通常当相邻时基抖动变大时，特定期间内时基抖动也会相对变大(参见图6)。
太大的特定期间内时基抖动，导致设计系统时序时，必须预留信号抖动的空间，将影响到Setup Time与Hold Time的运作周期，降低系统的效能。
 长期的时基抖动
假设一开始时实际时脉与理想时脉的相位差为零，系统经过长时间运作之后，实际时脉与理想时脉的相位差即为长期的时基抖动。以图7为例，Cycle 0的波形上升边缘，在经过一段时间后(以PC为例可能是10~20 msec)，Cycle N的波形上升边缘与Cycle 0来比较，可能会领先Cycle 0，也可能会落后。
长期的时基抖动会使系统的工作时间点产生飘移，如果是显示卡的视讯时脉信号产生器发生长期时基抖动，以一个时脉代表的一个屏幕光点，原本应该显示在屏幕的中央，就会逐渐偏离其原有的位置，因长期时基抖动会影响所有的时脉信号，所以屏幕整体显示也就可能跑出屏幕外头了。
一般在使用时脉缓冲器与时脉产生器的场合，时基抖动的单位会以时间来表示，例如picoseconds或是nanoseconds。在数据通讯的场合，时基抖动会改用单位间隔(UI, unit interval)为单位来表示，一个单位间隔等同于一个位的传送长度，JitterUI代表了一个单位间隔内所产生的时基抖动总合，因此JitterUI可用下列公式表示：
时基抖动的分析技巧
时基抖动会由许多原因所造成，其中最常见的是电源供应装置产生的噪声，以下我们将列举一些较常造成时基抖动的因素。
电源供应组件的去耦合电容器失效或是电路板布局错误，就会产生时基抖动。此时必须依照锁相回路建议的布局准则使联机间的电感值保持最低，并检查去耦合电容的数值。
其次是电源供应噪声进入到锁相回路的电源接脚。最容易检查出此问题的方法就是将锁相回路的电源接脚连接到外部的电源供应装置，再看看是否抖动的现象因此而改善，虽然要将锁相回路的电源接脚从电路板中抽离开来需要下一番功夫，但此方法却是检验电源供应对时基抖动影响最有效的方法。
第三是锁相回路的参考时脉输入端，在锁相回路的运作频宽中，被混入了大量的噪声或是时脉信号受到调变。我们可以将参考时脉输入端连接到频谱分析仪，检查锁相回路的运作频宽内，除了参考时脉之外，是否另有其它的噪声包含其中。
第四是输出端的线路遭到邻近线路的信号串音所干扰，在电路板的布局中，必须彻底检查与输出端线路相邻的线路与其间隔，理想的状态是在时脉输出线路的相邻之处，多加一条接地线路，并增加与其余线路之间的距离，以避免干扰。
最后是量测仪器或方法不正确，而导致测量结果与实际不相符合。使用一般的示波器来量测时基抖动，会因为示波器的触发器本身就具有抖动的情形，使测量不正确。最好采用内建时基抖动测量功能的高取样频率数字示波器，才能确保数据的准确性。
结语
时基抖动是时脉产生器与时脉分配器的一个重要参数，若希望设计出具备高效能与高稳定度的产品时，就必须精确的控制时基抖动的数值，在了解了时基抖动的发生原因，与如何精确的测量时基抖动的数值，工程师将能设计出更稳定的时脉电路，以提供产品最佳的表现。
