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赛灵思现已向客户推出世界最大容量的 FPGA：Virtex®-7 2000T。这款包含 68 亿个晶体管的FPGA具有 1,954,560 个逻辑单元，容量相当于市场同类最大28nm FPGA 的两倍。这是赛灵思采用台积电 (TSMC) 28nm HPL工艺推出的第三款 FPGA，更重要的是，这也是世界第一个采用堆叠硅片互联 (SSI) 技术（该技术是赛灵思致力于实现3D IC 的方法）的商用FPGA（参见 Xcell 杂志第 74 期的封面报道）。
赛灵思可编程平台开发全球高级副总裁 Victor Peng 指出：“Virtex-7 2000T FPGA 是赛灵思创新和业界合作史上的一个重大里程碑。如果没有堆叠硅片互联 (SSI) 技术，至少要等到下一代工艺技术，才有可能在单个FPGA中实现如此大的晶体管容量。就通常新一代产品的推出而言，SSI 至少提前一年将我们的最大型 28nm 器件交付给了客户，这对 ASIC 和 ASSP 仿真和原型而言尤其重要。”
传统上， FPGA 厂商习惯于采用最新芯片工艺技术来实现他们的新架构，充分发挥摩尔定律的作用，这样晶体管的数量每 22 个月就能随最新芯片工艺技术的推出而翻一番。过去 20 年，FPGA 厂商一直遵循摩尔定律的发展，不断推出新的 FPGA，实现器件容量的倍增。
然而，针对 Virtex-7 2000T 和 Virtex-7 系列的几个其他产品，赛灵思打造了 SSI 技术。该技术在无源硅中介层上并排连接着几个硅切片（有源切片），该切片再由穿过该中介层的金属连接，与印制电路板上不同 IC 通过金属互联通信的方式类似。通过这种技术，赛灵思让器件的发展步伐超过了摩尔定律的速度。Virtex-7 2000T FPGA 的容量是市场同类最大28nm 器件的两倍，而且比赛灵思最大型的 Virtex-6 FPGA 大 2.5 倍。赛灵思Virtex-7 FPGA 产品线经理 Panch Chandrasekaran 指出，该架构的真正优势在于，虽然2000T由 4 个切片组成，但它仍保持着传统 FPGA 的使用模式，设计人员可通过赛灵思工具流程和方法将该器件作为一款极大型 FPGA 进行编程。
除具有 1,954,560 个逻辑单元外，Virtex-7 2000T 还包括含有 305,400 个 CLB 切片的可配置逻辑块 (CLB) ，分布式 RAM 容量高达 21,550 Kb。它共有 2,160 个 DSP slice、46,512 个 BRAM、24 个时钟管理模块、4 个 PCIe® 模块、36 个 GTX 收发器（每个性能达12.5 Gbps）、24 个 I/O bank 和共 1,200 个用户 I/O。
Virtex-7 2000T 的推出， 标志着赛灵思取得了一个重大成就，也标志着赛灵思向半导体产业的 3D IC时代迈进了一大步。Chandrasekaran 指出，该产品的真正价值在于开启了用户创新之门，为苦心寻找最大容量器件的客户带来了新的设计能力。他说：“对那些希望加速产品开发，为软件开发人员提供芯片仿真功能，或者期望将多个芯片整合到单个器件中，以及那些发现其设计不能采用 ASIC 的客户而言，他们都将从这一了不起的技术中大受其益。通过采用SSI 技术，赛灵思现在就把下一代工艺才能提供的超大容量FPGA，交到设计人员手中。”
ASIC 和 IP 仿真及原型
Gary Smith EDA 的设计工具分析师兼 ASIC 方法专家 Gary Smith 指出，目前高端 ASIC 或 ASSP 设计平均包含 4.2 亿个门。“我听说过的最大产品包含 11 亿个门。”由于门的数量很多，不管是商用仿真系统，还是自己动手设计的 ASIC 原型设计电路板，90% 以上的 ASIC 设计团队都要采用某种形式的硬件辅助验证系统。
传统上，创建商用模拟仿真系统的公司或自己进行原型设计的团队一直是厂商推出最大型 FPGA 产品的首批使用客户。商用仿真系统供应商希望尽可能提高 FPGA 的容量。Chandrasekaran 指出：“尤其是这个市场的设计，将因为拥有Virtex-7 2000T 超越摩尔定律的容量而获益匪浅。Virtex-7 2000T可以让他们现在即可向他们的客户推出拥有下一代容量的仿真系统，并最终使得这些客户大大缩短开发时间，并更快向市场推出更多新的、更具创新性的产品。”
大多数商用模拟仿真系统包括两个或两个以上电路板，以及数个 FPGA，这具体取决于客户需要模拟仿真的 ASIC、IP甚至系统的大小。同时，模拟仿真系统的客户可用其加速验证，确保设计功能正常，而且能为软件团队提供设计的硬件版本，帮助软件团队尽快启动开发工作，等代工厂推出实体芯片 ASIC 后就能基本完成软件设计。这当然有助于加快产品上市进程。
就商用模拟仿真系统的典型使用模式而言，用户首先用传统的 EDA 验证软件来设计 ASIC 或 IP并验证其功能，做好这步工作之后，就能在商用仿真器中实现寄存器传输级 (RTL) 版本设计，以便进一步进行设计验证。每个仿真器厂商通常提供自己的软件，配合赛灵思的设计软件工作，以综合 RTL，并将 ASIC 设计分区到不同的模块，让这些模块在仿真器中的各个 FPGA 上实现优化分配。模拟仿真厂商的软件连接到运行不同 EDA 验证工具的工作站或 PC 上，在仿真器上运行的同时进行设计测试。
模拟仿真厂商也提供了低成本的选择，有时称作仿真器的“复制品”或者统称为“原型系统”。这些低成本选择只能仿真 ASIC 功能。公司为软件团队提供这些系统，旨在帮助他们快速开发日后将在设计中运行的驱动程序、固件和应用。
Chandrasekaran指出，更大型的 FPGA 能让模拟仿真厂商推出更高容量的模拟仿真系统，也能用较少的FPGA构建中低容量的系统，从而提升在该系统上运行的设计的整体时钟速度的同时，降低功耗和材料清单成本。Chandrasekaran 说：“Virtex-7 2000T 容量非常大，厂商甚至能够在单个 FPGA 芯片基础上构建仿真器。由于设计运行的芯片数量减少，甚至只需要一个芯片，因此系统整体性能也能变得更快。”
如果设计团队买不起市场上现成的价值可能超过百万美元的昂贵模拟仿真系统，Virtex-7 2000T也是不错的选择。Chandrasekaran 指出：“许多设计团队都构建自己的定制开发板来进行 ASIC或整个系统功能的原型和/或模拟仿真，快速启动软件开发。即便用仿真系统来开发自己 IC 的设计人员也能为软件团队提供自己的不同版本的 FPGA。”
Chandrasekaran 表示，该器件对 IP 厂商也有吸引力。IP 厂商不仅能用 FPGA 来开发新的IP模块，还能用其向潜在客户演示 IP核的功能。
系统架构整合与节能
除了有利于 ASIC 和 IP 模拟仿真及原型外，新型 Virtex-7 2000T 对希望降低系统功耗、增强性能和系统功能的系统架构师也极富吸引力。
Chandrasekaran 指出：“市场上使用多个 FPGA 的最终产品非常多。有了 Virtex-7 2000T，就能在单个 FPGA 上集成数个 FPGA 的功能。系统集成提高了性能，因为所有这些功能都集中在了一个芯片上，系统集成后，避免了开发板上不同 IC 间的 I/O 接口，从而降低了功耗。I/O 接口数量越多，功耗就越大，二者成正比关系。因此，设计性能越高、系统中 IC 数量越多，功耗也就越大。”
此外，系统功能在多个 IC 间的分区也是一项复杂工作，可能会延长设计时间，增加测试成本。多个器件整合到系统中能减小分区压力，同时还能降低验证和测试相关的成本。Chandrasekaran 指出：“由于容量比竞争性 FPGA 高出一倍还多，Virtex-7 2000T 能让客户进一步提高集成度，相对于多芯片解决方案而言可将功耗降低四倍左右。此外，由于打破了 I/O 瓶颈，他们也能提升系统性能，同时因为取消不必要的设计分区而降低了系统的复杂性。架构师们也可以节省下大量的板级空间以便添加其他功能，或者能够缩小产品的尺寸。”
与其它 7 系列器件一样，赛灵思的 Virtex-7 2000T 也采用台积电专门针对28nm FPGA 的高性能低功耗 (HPL) 工艺技术（详见赛灵思中国通讯第37期的封面报道）制造而成。Chandrasekaran 表示，由于赛灵思 Virtex-7 2000T 采用 HPL 工艺制造，因此晶体管的漏电流低于采用 28nm 高性能（HP）工艺技术实现的同类竞争器件。这就意味着 Virtex-7 2000T 的功耗， 仅相当于容量仅为其一半的竞争器件的水平。
ASIC的替代产品
最后但同样重要的是，对于那些无法求证在 28nm 工艺节点开发 ASIC 或 ASSP 的成本和风险是否值当的、且越来越多不断增长的设计团队来说， Virtex-7 2000T同样很有吸引力。随着芯片工艺技术的不断发展，设计和制造成本也在不断飙升。28nm的 ASIC 或 ASSP 的NRE成本超过 5,000 万美元，而且一旦修改 ASIC 则可能把成本再增加近一半。设计过程中一旦因为疏忽犯了错，就会严重影响产品赢利，多次犯错就可能导致项目取消，错过市场机遇，甚至导致公司的倒闭。
Virtex-7 2000T 可取代 1,000 万到 2,000 万门级的 ASIC，避免了 ASIC相关的NRE 成本问题。Chandrasekaran 表示：“设计人员可以集中精力进行设计， 而无需再担心什么小错误会导致灾难性的返工修改。此外，Virtex-7 2000T 具有可重编程性，如果设计人员犯了错误，对器件重新编程就可以了。”
设计方法保持不变
虽然 Virtex-7 2000T 是一种超大容量器件，但对该器件的编程不需要在工作方法上做很大的调整。
Chandrasekaran 表示：“过去几年来，充分考虑到超大容量设计的需求，赛灵思一直在优化设计工具。现在客户能够针对功耗和性能有效地进行分区、布局规划和优化。”Chandrasekaran 解释说，大多数并非所有大型 FPGA 通常都需要设计人员执行一定的分区工作，将时序关键功能尽可能贴近彼此。设计团队如果在 Virtex-7 2000T 中布置大型设计，赛灵思工具可帮助他们进行布局规划，并进行设计分区，从而实现最佳时序和性能。
最新版赛灵思设计工具可支持 Virtex-7 2000T。Chandrasekaran 表示：“用户现在就能立刻用 Virtex-7 2000T进行设计。”未来一年中，赛灵思计划发布其它单芯片 Virtex-7 FPGA 以及SSI 配置。
如需了解更多 Virtex-7 2000T 的信息及其使用情况，敬请访问：www.xilinx.com/cn/7。
赛灵思可编程平台开发全球高级副总裁 Victor Peng 指出：“Virtex-7 2000T FPGA 是赛灵思创新和业界合作史上的一个重大里程碑。如果没有堆叠硅片互联 (SSI) 技术，至少要等到下一代工艺技术，才有可能在单个FPGA中实现如此大的晶体管容量。就通常新一代产品的推出而言，SSI 至少提前一年将我们的最大型 28nm 器件交付给了客户，这对 ASIC 和 ASSP 仿真和原型而言尤其重要。”
传统上， FPGA 厂商习惯于采用最新芯片工艺技术来实现他们的新架构，充分发挥摩尔定律的作用，这样晶体管的数量每 22 个月就能随最新芯片工艺技术的推出而翻一番。过去 20 年，FPGA 厂商一直遵循摩尔定律的发展，不断推出新的 FPGA，实现器件容量的倍增。
然而，针对 Virtex-7 2000T 和 Virtex-7 系列的几个其他产品，赛灵思打造了 SSI 技术。该技术在无源硅中介层上并排连接着几个硅切片（有源切片），该切片再由穿过该中介层的金属连接，与印制电路板上不同 IC 通过金属互联通信的方式类似。通过这种技术，赛灵思让器件的发展步伐超过了摩尔定律的速度。Virtex-7 2000T FPGA 的容量是市场同类最大28nm 器件的两倍，而且比赛灵思最大型的 Virtex-6 FPGA 大 2.5 倍。赛灵思Virtex-7 FPGA 产品线经理 Panch Chandrasekaran 指出，该架构的真正优势在于，虽然2000T由 4 个切片组成，但它仍保持着传统 FPGA 的使用模式，设计人员可通过赛灵思工具流程和方法将该器件作为一款极大型 FPGA 进行编程。
除具有 1,954,560 个逻辑单元外，Virtex-7 2000T 还包括含有 305,400 个 CLB 切片的可配置逻辑块 (CLB) ，分布式 RAM 容量高达 21,550 Kb。它共有 2,160 个 DSP slice、46,512 个 BRAM、24 个时钟管理模块、4 个 PCIe® 模块、36 个 GTX 收发器（每个性能达12.5 Gbps）、24 个 I/O bank 和共 1,200 个用户 I/O。
Virtex-7 2000T 的推出， 标志着赛灵思取得了一个重大成就，也标志着赛灵思向半导体产业的 3D IC时代迈进了一大步。Chandrasekaran 指出，该产品的真正价值在于开启了用户创新之门，为苦心寻找最大容量器件的客户带来了新的设计能力。他说：“对那些希望加速产品开发，为软件开发人员提供芯片仿真功能，或者期望将多个芯片整合到单个器件中，以及那些发现其设计不能采用 ASIC 的客户而言，他们都将从这一了不起的技术中大受其益。通过采用SSI 技术，赛灵思现在就把下一代工艺才能提供的超大容量FPGA，交到设计人员手中。”
ASIC 和 IP 仿真及原型
Gary Smith EDA 的设计工具分析师兼 ASIC 方法专家 Gary Smith 指出，目前高端 ASIC 或 ASSP 设计平均包含 4.2 亿个门。“我听说过的最大产品包含 11 亿个门。”由于门的数量很多，不管是商用仿真系统，还是自己动手设计的 ASIC 原型设计电路板，90% 以上的 ASIC 设计团队都要采用某种形式的硬件辅助验证系统。
传统上，创建商用模拟仿真系统的公司或自己进行原型设计的团队一直是厂商推出最大型 FPGA 产品的首批使用客户。商用仿真系统供应商希望尽可能提高 FPGA 的容量。Chandrasekaran 指出：“尤其是这个市场的设计，将因为拥有Virtex-7 2000T 超越摩尔定律的容量而获益匪浅。Virtex-7 2000T可以让他们现在即可向他们的客户推出拥有下一代容量的仿真系统，并最终使得这些客户大大缩短开发时间，并更快向市场推出更多新的、更具创新性的产品。”
大多数商用模拟仿真系统包括两个或两个以上电路板，以及数个 FPGA，这具体取决于客户需要模拟仿真的 ASIC、IP甚至系统的大小。同时，模拟仿真系统的客户可用其加速验证，确保设计功能正常，而且能为软件团队提供设计的硬件版本，帮助软件团队尽快启动开发工作，等代工厂推出实体芯片 ASIC 后就能基本完成软件设计。这当然有助于加快产品上市进程。
就商用模拟仿真系统的典型使用模式而言，用户首先用传统的 EDA 验证软件来设计 ASIC 或 IP并验证其功能，做好这步工作之后，就能在商用仿真器中实现寄存器传输级 (RTL) 版本设计，以便进一步进行设计验证。每个仿真器厂商通常提供自己的软件，配合赛灵思的设计软件工作，以综合 RTL，并将 ASIC 设计分区到不同的模块，让这些模块在仿真器中的各个 FPGA 上实现优化分配。模拟仿真厂商的软件连接到运行不同 EDA 验证工具的工作站或 PC 上，在仿真器上运行的同时进行设计测试。
模拟仿真厂商也提供了低成本的选择，有时称作仿真器的“复制品”或者统称为“原型系统”。这些低成本选择只能仿真 ASIC 功能。公司为软件团队提供这些系统，旨在帮助他们快速开发日后将在设计中运行的驱动程序、固件和应用。
Chandrasekaran指出，更大型的 FPGA 能让模拟仿真厂商推出更高容量的模拟仿真系统，也能用较少的FPGA构建中低容量的系统，从而提升在该系统上运行的设计的整体时钟速度的同时，降低功耗和材料清单成本。Chandrasekaran 说：“Virtex-7 2000T 容量非常大，厂商甚至能够在单个 FPGA 芯片基础上构建仿真器。由于设计运行的芯片数量减少，甚至只需要一个芯片，因此系统整体性能也能变得更快。”
如果设计团队买不起市场上现成的价值可能超过百万美元的昂贵模拟仿真系统，Virtex-7 2000T也是不错的选择。Chandrasekaran 指出：“许多设计团队都构建自己的定制开发板来进行 ASIC或整个系统功能的原型和/或模拟仿真，快速启动软件开发。即便用仿真系统来开发自己 IC 的设计人员也能为软件团队提供自己的不同版本的 FPGA。”
Chandrasekaran 表示，该器件对 IP 厂商也有吸引力。IP 厂商不仅能用 FPGA 来开发新的IP模块，还能用其向潜在客户演示 IP核的功能。
系统架构整合与节能
除了有利于 ASIC 和 IP 模拟仿真及原型外，新型 Virtex-7 2000T 对希望降低系统功耗、增强性能和系统功能的系统架构师也极富吸引力。
Chandrasekaran 指出：“市场上使用多个 FPGA 的最终产品非常多。有了 Virtex-7 2000T，就能在单个 FPGA 上集成数个 FPGA 的功能。系统集成提高了性能，因为所有这些功能都集中在了一个芯片上，系统集成后，避免了开发板上不同 IC 间的 I/O 接口，从而降低了功耗。I/O 接口数量越多，功耗就越大，二者成正比关系。因此，设计性能越高、系统中 IC 数量越多，功耗也就越大。”
此外，系统功能在多个 IC 间的分区也是一项复杂工作，可能会延长设计时间，增加测试成本。多个器件整合到系统中能减小分区压力，同时还能降低验证和测试相关的成本。Chandrasekaran 指出：“由于容量比竞争性 FPGA 高出一倍还多，Virtex-7 2000T 能让客户进一步提高集成度，相对于多芯片解决方案而言可将功耗降低四倍左右。此外，由于打破了 I/O 瓶颈，他们也能提升系统性能，同时因为取消不必要的设计分区而降低了系统的复杂性。架构师们也可以节省下大量的板级空间以便添加其他功能，或者能够缩小产品的尺寸。”
与其它 7 系列器件一样，赛灵思的 Virtex-7 2000T 也采用台积电专门针对28nm FPGA 的高性能低功耗 (HPL) 工艺技术（详见赛灵思中国通讯第37期的封面报道）制造而成。Chandrasekaran 表示，由于赛灵思 Virtex-7 2000T 采用 HPL 工艺制造，因此晶体管的漏电流低于采用 28nm 高性能（HP）工艺技术实现的同类竞争器件。这就意味着 Virtex-7 2000T 的功耗， 仅相当于容量仅为其一半的竞争器件的水平。
ASIC的替代产品
最后但同样重要的是，对于那些无法求证在 28nm 工艺节点开发 ASIC 或 ASSP 的成本和风险是否值当的、且越来越多不断增长的设计团队来说， Virtex-7 2000T同样很有吸引力。随着芯片工艺技术的不断发展，设计和制造成本也在不断飙升。28nm的 ASIC 或 ASSP 的NRE成本超过 5,000 万美元，而且一旦修改 ASIC 则可能把成本再增加近一半。设计过程中一旦因为疏忽犯了错，就会严重影响产品赢利，多次犯错就可能导致项目取消，错过市场机遇，甚至导致公司的倒闭。
Virtex-7 2000T 可取代 1,000 万到 2,000 万门级的 ASIC，避免了 ASIC相关的NRE 成本问题。Chandrasekaran 表示：“设计人员可以集中精力进行设计， 而无需再担心什么小错误会导致灾难性的返工修改。此外，Virtex-7 2000T 具有可重编程性，如果设计人员犯了错误，对器件重新编程就可以了。”
设计方法保持不变
虽然 Virtex-7 2000T 是一种超大容量器件，但对该器件的编程不需要在工作方法上做很大的调整。
Chandrasekaran 表示：“过去几年来，充分考虑到超大容量设计的需求，赛灵思一直在优化设计工具。现在客户能够针对功耗和性能有效地进行分区、布局规划和优化。”Chandrasekaran 解释说，大多数并非所有大型 FPGA 通常都需要设计人员执行一定的分区工作，将时序关键功能尽可能贴近彼此。设计团队如果在 Virtex-7 2000T 中布置大型设计，赛灵思工具可帮助他们进行布局规划，并进行设计分区，从而实现最佳时序和性能。
最新版赛灵思设计工具可支持 Virtex-7 2000T。Chandrasekaran 表示：“用户现在就能立刻用 Virtex-7 2000T进行设计。”未来一年中，赛灵思计划发布其它单芯片 Virtex-7 FPGA 以及SSI 配置。
如需了解更多 Virtex-7 2000T 的信息及其使用情况，敬请访问：www.xilinx.com/cn/7。
