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PLL原理
新一代时脉产生器架构中最主要的核心，少不了相位锁定回路〈Phase Locked Loop，PLL〉这个部分。锁相回路发展至今已有几十年的历史了，大部分用来作为对时脉或频率的精确控制，举凡电视收音机等无线电波的频率调谐或是CD与PC等数字产品的时脉控制的场合，皆可使用PLL来设计频率控制回路，以简化电路的复杂度，增加精确性。
PLL的主要原理，基本是一种类似运算放大器般的负回授电子电路结构，如图1所示，PLL主要有两个输入端，分别是〈参考输入频率荡晶体作为基准参考，与〈回馈输入频率，Fvco〉，共同连接到PLL内部的第一个组件〈相位/频率检知器，Phase/Frequency Detector，PFD〉。相位/频率侦测器会比较参考频率与回馈频率两者间的差别，检测出两者间的相位与频率的差异量，当参考频率高于回馈频率时，PFD Up端会输出Up脉波;反之若是参考频率低于回馈频率时，PFD Dn端会输出Dn脉波。相位/频率侦测器产生的脉波信号随后经由〈电流控制器，Charge Pump〉与〈回路滤波器，Loop Filter〉，转换成为最后一阶〈电压控制振荡器，Voltage Controled Oscillator VCO〉的控制电压，产生Fvco时脉讯号的输出。
此时若是输出的时脉讯号直接连接的负回授频率输入端，就形成了所谓的「相位锁定回路」，输出端所送出的回馈输入频率(Fvco)的时脉讯号将会被用来锁定参考输入频率(Fref)，永远与参考频率同步保持一致的相位与频率状态。当回馈输入频率(Fvco)与参考输入频率(Fref)的频率与相位一致时也就是整个相位回路已经锁定了(Locked)。
时脉产生器借着PLL的相位锁定特性，于PLL的两个输入端与输出端，若将参考输入频率(Fref)与回馈输入频率(Fvco)之后分别接上除频电路，如上图中的P、Q、R。当PLL处于稳定锁定的状态时，PFD的两的输入端频率与相位应为相等，故
Fref / Q = Fvco /P
所以
Fvco = Fref * P / Q
因为实际的输出端还有一个除频电路R，所以时脉产生器的输出频率就会变成
Fout = ( Fref * P ) / ( Q * R )
数字电路的设计工程师们，藉由改变时脉产生器中除频电路的参数搭配，变动P，Q，R之间的比率，便可以很容易的由一个基准的参考频率讯号源，产生出电路中所需要的各种频率时脉讯号。
PLL在时脉电路中，除了应用在时脉产生器之外，还可以发挥其相位锁定的特性，进而延伸发展出各种时脉电路相关的应用组件。
零延迟缓冲器〈Zero Delay Buffer〉
电路板上许多组件，都需要依赖时脉讯号来达到同步的运作，但是由时脉产生器所提供的时脉讯号，可能在数量上并不足以供应所有组件之所需，因此必须另外加装讯号分配器〈Distributor〉或讯号缓冲器〈Buffer〉来获得额外的时脉讯号。讯号分配器可以拷贝原有单一的时脉讯号来源，产生许多组与原时脉相同的输出讯号；而讯号缓冲器则可以增强时脉讯号的电流供应能力，驱动低阻抗或是并联接续的后端组件。
但是外加的讯号分配器或讯号缓冲器都有一个无法避免的缺点，那就是对原始时脉讯号或多或少造成一定程度的传递延迟现象(Propagation Delay)。假设有一些组件例如微处理器直接由时脉产生器提供时脉讯号，而其余的外围组件例如内存与芯片等，则因数量较多而透过讯号分配器来提供时脉讯号，此时就会因为讯号分配器造成的信号延迟，而使内存或芯片与微处理器之间达不到同步的状态，致使电路无法正常运作。这种情况，更因电路运作速度越来越高，组件对时序〈Timing〉误差的容许时间缩小而更加明显。
内含PLL电路所设计出来的零延迟缓冲器〈Zero Delay Buffers，ZDBs〉，利用ZDB内部或外部信号回授的机制，使缓冲器输出端的讯号与参考讯号来源的时脉讯号达到相位同步并锁定的目的。
ZDB不但能输出没有延迟的时脉信号，工程师并可以利用一些小技巧来提前或延后输出讯号的相位，像是在布线时将负回授的线路加长，或是加上延迟线路、增加回授负载电容量等，使ZDB负回授端反馈的信号落后参考时脉讯号源，就会迫使的ZDB输出端的讯号相位提前，以保持负回授端与参考时脉讯号相位的一致。反之若缩短负回授的线路，使负回授端反馈的信号提前，就会使ZDB输出端讯号的相位往后延迟。
图2所示的ZDB应用电路，若是ASIC/Buffer到末端组件A的线路距离，与ASIC/Buffer到ZDB负回授端的距离相同，则依上述的原理，可使末端组件A与参考时脉讯号相位保持一致，而可以排除ASIC对讯号延迟造成的影响。
ZDB可控制输出时脉相位的功能，加大机板在布线时的弹性，使各组件间接收到的时脉讯号都可以保持相位的同步，甚至如外接式的设备，像是USB、IDE光驱等，都可利用ZDB使时脉讯号相位提前，防止因连接线路过长所造成的时序延迟现象。
故障防止零延迟缓冲器〈Failsafe ZDB〉
Failsafe ZDB主要用于对于时脉电路要求高度可靠性的场合，当主要的参考时脉讯号源失效时，Failsafe ZDB仍旧可以持续稳定的输出时脉讯号。
图3为Failsafe ZDB的基本架构，主要用来维持讯号输出持续性与避免主参考讯号源失效发生脉冲噪声的线路就是〈数字控制水晶振荡器，DCXO〉，我们可将DCXO看成是一组备援用的时脉讯号来源，使ZDB可以保持与主要参考时脉讯号失效前最后一刻相同的频率与相位。
DCXO在一般状态下运作时，会持续的与外部参考讯号来源REFx保持频率与相位的同步，并作为Failsafe ZDB的主要的时脉讯号来源。一但外部参考讯号来源失效时，DCXO依旧以最后一刻同步的状态提供时脉讯号给ZDB，使ZDB能维持正常的运作。直到外部参考讯号来源恢复正常，DCXO会立即自动与讯号源重新维持同步。
Failsafe ZDB以DCXO作为基准时脉讯号，外部参考时脉讯号只是用来同步DCXO的频率与相位而已，所以就算是外部参考时脉讯号失效，或是切换两组不同的外部参考时脉讯号来源，都不会产生脉冲噪声之类的干扰，或是时脉讯号中断的现象，非常适用于要求高品质时脉讯号的数字电路上。
可程序化零延迟缓冲器〈Field Programmable ZDB；FPZDB〉
与时脉产生器相同的设计概念，在ZDB中加进了可程序化的除频电路、输出入控制电路与可切换的内部或外部频率反馈机制，使FPZDB可在组件成品的状态下，直接插上程序烧录设备，直接以软件程序化整个缓冲器，以符合工程师的要求。
可程序化零延迟缓冲器中可供设定的部分包含输出时脉的频率、正反相位、驱动电流与反馈路径选择，并且可以很弹性化的搭配混合各种不同的输出设定。内含的Flash快闪记忆装置可提供超过一百次以上的可程序化设定，并具备自动关机回路，使FPZDB在参考讯号源失效时自动停止运作，以确保电子线路的安全。
可程序化展频时脉产生器〈Programmable Spread Spectrum Clock Generator for EMI Reduction〉
任何具有频率的电子讯号，或多或少都会散发出高频的电磁波脉冲，若是电磁波脉冲的能量太大，就容易干扰到其它电子产品的运作，甚至对人体产生为害，提高致癌的可能性。数字电路若按照一个基准的时脉频率运作时，因为所有的组件都依照相同的频率运作，所以整体产生的能量非常可观，由图5所示的EMI曲线可以看出，在图形X轴的中心频率部位，会有一个EMI的高峰值发生，这种情况，若未做好电路接地或是金属屏蔽的功夫，很难通过目前严格的EMI法规。
展频〈Spread Spectrum〉的工作原理，是以一定的周期，小幅度的递增或递减电子系统内的时脉频率，使系统产生的电磁波辐射能量，平均散布于一段频率范围内，不至于将能量集中在中心频率，而超过了法规的标准。而且以原始时脉频率百分之零点五到百分之五的范围内，小幅调
整运作频率，对于使用者而言，几乎无法察觉出与展频前有什么不同之处，若以原始时脉频
要达成展频的目的，工程师将展频所需的频率调变机制，加入时脉产生器中，与锁相回路PLL整合在一起，频率调变机制以LexmarkTM曲线调变时脉频率，并藉由控制PLL对输出时脉频率作出微小的变化，使复杂的展频功能，能以单颗时脉产生芯片就能达成。
其中可程序化的控制设定逻辑，使工程师能够微调各项展频的参数，像是展频的幅度比率、以参考频率为中心来上下进行展频或是在参考频率以下范围进行展频、展频周期的长短、是否开启展频功能等，都能依照产品的特性立即进行调整，以符合法规的标准，而不用再次对产品重新进行设计加工，缩短产品的开发周期。
目前时脉组件的大厂，都针对数字电子产品对于时脉组件的各种需求，不断推出各种类型的解决方案，像是文内所介绍的零延迟缓冲器与展频时脉产生器等，可以有效地解决目前数字产品在开发、送测过程中所遭遇到的种种难题。厂商若能善加利用这类低价位的解决方案，将能有效的降低产品研发与制造成本，降低解决EMI困扰的成本和时间，进而能够加速新产品的上市时程，抢占市场获利的先机。
新一代时脉产生器架构中最主要的核心，少不了相位锁定回路〈Phase Locked Loop，PLL〉这个部分。锁相回路发展至今已有几十年的历史了，大部分用来作为对时脉或频率的精确控制，举凡电视收音机等无线电波的频率调谐或是CD与PC等数字产品的时脉控制的场合，皆可使用PLL来设计频率控制回路，以简化电路的复杂度，增加精确性。
PLL的主要原理，基本是一种类似运算放大器般的负回授电子电路结构，如图1所示，PLL主要有两个输入端，分别是〈参考输入频率荡晶体作为基准参考，与〈回馈输入频率，Fvco〉，共同连接到PLL内部的第一个组件〈相位/频率检知器，Phase/Frequency Detector，PFD〉。相位/频率侦测器会比较参考频率与回馈频率两者间的差别，检测出两者间的相位与频率的差异量，当参考频率高于回馈频率时，PFD Up端会输出Up脉波;反之若是参考频率低于回馈频率时，PFD Dn端会输出Dn脉波。相位/频率侦测器产生的脉波信号随后经由〈电流控制器，Charge Pump〉与〈回路滤波器，Loop Filter〉，转换成为最后一阶〈电压控制振荡器，Voltage Controled Oscillator VCO〉的控制电压，产生Fvco时脉讯号的输出。
此时若是输出的时脉讯号直接连接的负回授频率输入端，就形成了所谓的「相位锁定回路」，输出端所送出的回馈输入频率(Fvco)的时脉讯号将会被用来锁定参考输入频率(Fref)，永远与参考频率同步保持一致的相位与频率状态。当回馈输入频率(Fvco)与参考输入频率(Fref)的频率与相位一致时也就是整个相位回路已经锁定了(Locked)。
时脉产生器借着PLL的相位锁定特性，于PLL的两个输入端与输出端，若将参考输入频率(Fref)与回馈输入频率(Fvco)之后分别接上除频电路，如上图中的P、Q、R。当PLL处于稳定锁定的状态时，PFD的两的输入端频率与相位应为相等，故
Fref / Q = Fvco /P
所以
Fvco = Fref * P / Q
因为实际的输出端还有一个除频电路R，所以时脉产生器的输出频率就会变成
Fout = ( Fref * P ) / ( Q * R )
数字电路的设计工程师们，藉由改变时脉产生器中除频电路的参数搭配，变动P，Q，R之间的比率，便可以很容易的由一个基准的参考频率讯号源，产生出电路中所需要的各种频率时脉讯号。
PLL在时脉电路中，除了应用在时脉产生器之外，还可以发挥其相位锁定的特性，进而延伸发展出各种时脉电路相关的应用组件。
零延迟缓冲器〈Zero Delay Buffer〉
电路板上许多组件，都需要依赖时脉讯号来达到同步的运作，但是由时脉产生器所提供的时脉讯号，可能在数量上并不足以供应所有组件之所需，因此必须另外加装讯号分配器〈Distributor〉或讯号缓冲器〈Buffer〉来获得额外的时脉讯号。讯号分配器可以拷贝原有单一的时脉讯号来源，产生许多组与原时脉相同的输出讯号；而讯号缓冲器则可以增强时脉讯号的电流供应能力，驱动低阻抗或是并联接续的后端组件。
但是外加的讯号分配器或讯号缓冲器都有一个无法避免的缺点，那就是对原始时脉讯号或多或少造成一定程度的传递延迟现象(Propagation Delay)。假设有一些组件例如微处理器直接由时脉产生器提供时脉讯号，而其余的外围组件例如内存与芯片等，则因数量较多而透过讯号分配器来提供时脉讯号，此时就会因为讯号分配器造成的信号延迟，而使内存或芯片与微处理器之间达不到同步的状态，致使电路无法正常运作。这种情况，更因电路运作速度越来越高，组件对时序〈Timing〉误差的容许时间缩小而更加明显。
内含PLL电路所设计出来的零延迟缓冲器〈Zero Delay Buffers，ZDBs〉，利用ZDB内部或外部信号回授的机制，使缓冲器输出端的讯号与参考讯号来源的时脉讯号达到相位同步并锁定的目的。
ZDB不但能输出没有延迟的时脉信号，工程师并可以利用一些小技巧来提前或延后输出讯号的相位，像是在布线时将负回授的线路加长，或是加上延迟线路、增加回授负载电容量等，使ZDB负回授端反馈的信号落后参考时脉讯号源，就会迫使的ZDB输出端的讯号相位提前，以保持负回授端与参考时脉讯号相位的一致。反之若缩短负回授的线路，使负回授端反馈的信号提前，就会使ZDB输出端讯号的相位往后延迟。
图2所示的ZDB应用电路，若是ASIC/Buffer到末端组件A的线路距离，与ASIC/Buffer到ZDB负回授端的距离相同，则依上述的原理，可使末端组件A与参考时脉讯号相位保持一致，而可以排除ASIC对讯号延迟造成的影响。
ZDB可控制输出时脉相位的功能，加大机板在布线时的弹性，使各组件间接收到的时脉讯号都可以保持相位的同步，甚至如外接式的设备，像是USB、IDE光驱等，都可利用ZDB使时脉讯号相位提前，防止因连接线路过长所造成的时序延迟现象。
故障防止零延迟缓冲器〈Failsafe ZDB〉
Failsafe ZDB主要用于对于时脉电路要求高度可靠性的场合，当主要的参考时脉讯号源失效时，Failsafe ZDB仍旧可以持续稳定的输出时脉讯号。
图3为Failsafe ZDB的基本架构，主要用来维持讯号输出持续性与避免主参考讯号源失效发生脉冲噪声的线路就是〈数字控制水晶振荡器，DCXO〉，我们可将DCXO看成是一组备援用的时脉讯号来源，使ZDB可以保持与主要参考时脉讯号失效前最后一刻相同的频率与相位。
DCXO在一般状态下运作时，会持续的与外部参考讯号来源REFx保持频率与相位的同步，并作为Failsafe ZDB的主要的时脉讯号来源。一但外部参考讯号来源失效时，DCXO依旧以最后一刻同步的状态提供时脉讯号给ZDB，使ZDB能维持正常的运作。直到外部参考讯号来源恢复正常，DCXO会立即自动与讯号源重新维持同步。
Failsafe ZDB以DCXO作为基准时脉讯号，外部参考时脉讯号只是用来同步DCXO的频率与相位而已，所以就算是外部参考时脉讯号失效，或是切换两组不同的外部参考时脉讯号来源，都不会产生脉冲噪声之类的干扰，或是时脉讯号中断的现象，非常适用于要求高品质时脉讯号的数字电路上。
可程序化零延迟缓冲器〈Field Programmable ZDB；FPZDB〉
与时脉产生器相同的设计概念，在ZDB中加进了可程序化的除频电路、输出入控制电路与可切换的内部或外部频率反馈机制，使FPZDB可在组件成品的状态下，直接插上程序烧录设备，直接以软件程序化整个缓冲器，以符合工程师的要求。
可程序化零延迟缓冲器中可供设定的部分包含输出时脉的频率、正反相位、驱动电流与反馈路径选择，并且可以很弹性化的搭配混合各种不同的输出设定。内含的Flash快闪记忆装置可提供超过一百次以上的可程序化设定，并具备自动关机回路，使FPZDB在参考讯号源失效时自动停止运作，以确保电子线路的安全。
可程序化展频时脉产生器〈Programmable Spread Spectrum Clock Generator for EMI Reduction〉
任何具有频率的电子讯号，或多或少都会散发出高频的电磁波脉冲，若是电磁波脉冲的能量太大，就容易干扰到其它电子产品的运作，甚至对人体产生为害，提高致癌的可能性。数字电路若按照一个基准的时脉频率运作时，因为所有的组件都依照相同的频率运作，所以整体产生的能量非常可观，由图5所示的EMI曲线可以看出，在图形X轴的中心频率部位，会有一个EMI的高峰值发生，这种情况，若未做好电路接地或是金属屏蔽的功夫，很难通过目前严格的EMI法规。
展频〈Spread Spectrum〉的工作原理，是以一定的周期，小幅度的递增或递减电子系统内的时脉频率，使系统产生的电磁波辐射能量，平均散布于一段频率范围内，不至于将能量集中在中心频率，而超过了法规的标准。而且以原始时脉频率百分之零点五到百分之五的范围内，小幅调
整运作频率，对于使用者而言，几乎无法察觉出与展频前有什么不同之处，若以原始时脉频
要达成展频的目的，工程师将展频所需的频率调变机制，加入时脉产生器中，与锁相回路PLL整合在一起，频率调变机制以LexmarkTM曲线调变时脉频率，并藉由控制PLL对输出时脉频率作出微小的变化，使复杂的展频功能，能以单颗时脉产生芯片就能达成。
其中可程序化的控制设定逻辑，使工程师能够微调各项展频的参数，像是展频的幅度比率、以参考频率为中心来上下进行展频或是在参考频率以下范围进行展频、展频周期的长短、是否开启展频功能等，都能依照产品的特性立即进行调整，以符合法规的标准，而不用再次对产品重新进行设计加工，缩短产品的开发周期。
目前时脉组件的大厂，都针对数字电子产品对于时脉组件的各种需求，不断推出各种类型的解决方案，像是文内所介绍的零延迟缓冲器与展频时脉产生器等，可以有效地解决目前数字产品在开发、送测过程中所遭遇到的种种难题。厂商若能善加利用这类低价位的解决方案，将能有效的降低产品研发与制造成本，降低解决EMI困扰的成本和时间，进而能够加速新产品的上市时程，抢占市场获利的先机。
