RapidIO依然强劲
RapidIO的开发者在1997年开始制订标准，采用了Motorola和Mercury计算机系统正在研究的技术，它的目标就是试图打破1999年作为标准出现的总线的现有瓶颈。2001年完成了基本规范。系统逻辑器件、FPGA和ASIC器件早就在硅片上实现了这个技术，几个公司已在板极和系统级实现了量产。在2003年10月，国际标准组织和国际电工委员会(IEC)一致通过了RapidIO互连规范，即ISO/IEC DIS 18372.。这使RapidIO(ISO)成为互连技术方面得到授权的唯一一个系统。尽管RapidIO标准已有8年的历史，但仍然生机勃勃，它还在继续为开发人员提供高速、先进的通讯技术：可对许多集成电路、板卡、背板及计算机系统供应商提供支持。目前，符合RapidIO标准的厂商有：
Freescale Semiconductor、Lucent-Alcatel、PMC-Sierra、Texas Instruments、Tundra Semiconductor及WindRiver等。发展至今，开发人员有100多种基于RapidIO的产品可供选择，这些产品涵盖了各种开发工具、嵌入式系统、知识产权、软件、测试与测量设备及半导体(ASIC、DSP、FPGA)等。
RapidIO标准定义了3个架构层：逻辑层、传输层与物理层。逻辑层定义了总体协议与封包格式以及信号需要发起与完成任务的结束点信息。传输层提供了必要的路由信息，使封包可以从一个结点传输到另一个结点。物理层则描述了封包传输、数据流控制、电气特性及低级错误管理的电路级运行。分层的方式防止了产品落伍，并能在将来对产品进一步增强扩展，具有与上一代产品向后兼容的能力。
在物理层上，RapidIO的全双工串行连接采用符合IEEE 802.3规范的万兆位以太网附加单元接口（10-Gigabit Ethernet Attachment Unit Interface，也称为XAUI，读作“zowie”）。“XAUI”的“X”代表10Gbps，这种电气接口工作在1.25GHz、2.5GHz或3.125GHz频率下，经过8b/10b编码后，最高可达2.5Gbps。
XAUI规范具有one-lane及four-lane接口两个版本，4通道接口提供了10Gbps全双工通信，串行RapidIO(SRIO)接口可提供从1Gbps到10Gbps的传输速率，为设计人员提供了使用RapidIO的灵活性。
为简化开发，RapidIO标准对串行及并行两种互连形式提供了相同的编程模式、寻址机制和事务（Addressing Mechanisms and Transactions），这些模式包括基本内存映射的I/O事务、基于端口的信息通道及基于硬件一致性的全局共享式分布内存。RapidIO可进行高级错误管理，并提供报告传输错误及恢复的途径，每个封包中都包括一个端到端循环冗余校验(CRC)。
RapidIO规范是统一的协议，它附有少量选项及一致的协议层，通过PCI和PCI-e(串行PCI)运行一对一对应的RapidIO加载/存储操作（load/store operations），PCI可以轻松地实现转换。RapidIO开发了一个封装协议来处理以太网封包，设计人员使用RapidIO在以太网中利用交换总线结构传输信号时，可以提高系统性能。RapidIO软件工作组的成员正在开发标准的使用模型，这种模型会增强下一代系统中的PCI Express、RapidIO及以太网的补充作用。最新的RapidIO规范(1.3)增加了先进的多点传送数据流增强功能，这些补充规范主要是响应对5Gbps和6.25Gbps、通道速率及提供运营商级增强性能的要求。
此外，RapidIO互连规范同时包含兼容于系统架构的并联和串联体系。从Rapid IO的串口到并口的转换不需要任何协议。此外，RadapdIO交换可有几个串口和并口，它们只在物理层上不同。随着Raipid IO贸易协会新增加的一些流控制规范和数据流规范，RapdIO互连已作好了在嵌入式领域大展拳脚的准备。
高性能嵌入式、通信领域RapidIO活跃
RapidIO互连架构主要解决高性能嵌入式系统在可靠性和互连性方面的挑战。作为系统级的互连，RapidIO互连可应用在很多场合：DSP连接、处理器和其它器件的点对点主/从连接、控制和数据背板连接、基带和RF板连接、芯片和处理器连接。这些形式的连接印证了RapidIO支持广泛应用的互连能力，包括：无线基础设施器件、网络接入设备、多服务平台、高端路由器、，存储设备、信号和图象处理、军事和航天应用、工业计算、科学计算。
RapidIO在嵌入式系统中的应用
RapidIO互连为嵌入式系统设计提供了高带宽，低延迟。另外，它的管脚少，可充分利用板上的空间。RapidIO技术对软件透明，允许任何数据协议运行。它同时通过提供自建的纠错机制和点对点架构来排除单点故障，满足嵌入式设计的可靠性需求。作为经认证的ISO标准，RapidIO互连为广泛的应用提供了系统互连，是下一代系统厂商选择的关键技术。
嵌入式设备通常采用分布式处理模式的SOC元件，它集成了系统处理和接口功能，共同完成大量的系统任务。这些情况与电脑的应用不同。电脑通常只有一颗CPU。PCI-X和PCI Express这样的互连用分层的单地址空间模式足够支持台式机应用。然而将电脑的互连技术重新移植到嵌入式应用并不能满足SOC的独特需求。对于分布式处理系统，RapiaIO互连结构的点到点模式提供了较好的系统架构，比如它的低开销，硬件支持的存储映射以及支持器件间信息对话等功能。此外，RapidIO网上的器件可通过一个有效的对等网络来通讯。性能可达1-60Gbps，而只占CPU的少量时间。RapidIO可以与很多不同的流量管理器件接口，或桥接到其它计算环境。数据流逻辑层的语法与网络处理器论坛通用交换(CSIX)规范和网络处理器流接口(NPSI)规范一致。这使终端可有最小的硅管脚，以适用于特定的流量管理器件。
RapidIo架构定义的通用存储和信息协议很容易桥接通讯协议、网络处理结构、通用处理器。这种多样性在控制和数据应用场合可提供很低的互操作性开销。例如，在一组共享内存的处理器之间或通过RapidIO结构传递数据包的处理器之间，以太网和ATM的交互工作可以得到有效管理。 RapidIO规范的丰富特性和互操作性上的高标准激励了终端更多地采用RapidIO接口。因此，RapidIO可变成一些通信设备的通用部分，因而简化了板级设计。
PCI Express站稳脚跟
● PCI Express简介
2001年春季的IDF上Intel正式公布PCI Express，是取代PCI总线的第3代I\O技术，也称为3GIO。该总线的规范由Intel支持的AWG（Arapahoe Working Group）负责制定。2002 年4月17日，AWG正式宣布3GIO 1.0规范草稿制定完毕，并移交PCI-SIG进行审核。开始的时候大家都以为它会被命名为Serial PCI（受到串行ATA的影响），但最后却被正式命名为PCI Express。2006年正式推出Spec2.0（2.0规范）。目前PCI Express技术已经广泛使用在电脑、海量存储等领域，尽管源自PC，但是PCI Express还是期望可以在高端通信和消费电子领域一展身手。
PCIe的连接是建立在一个双向的序列的(1-bit)点对点连接基础之上，这称之为“传输通道”。与PCI 连接形成鲜明对比的是PCI是基于总线控制，所有设备共同分享的单向32位并行总线。PCIe是一个多层协议，由一个对话层，一个数据交换层和一个物理层构成。物理层又可进一步分为逻辑子层和电气子层。逻辑子层又可分为物理代码子层（PCS）和介质访问控制子层(MAC)。
● 物理层
于使用电力方面，每组流水线使用两个单向的低电压微分信号（LVDS）合计达到2.5兆波特。传送及接收不同数据会使用不同的传输通道，每一通道可运作4项资料。两个PCIe设备之间的连接成为“链接”，这形成了1组或更多的传输通道。各个设备最少支持1传输通道(x1)的链接。也可以有2，4，8，16，32个通道的链接。这可以更好的提供双向兼容性。PCI-Express卡能在同一数据传输通道内传输包括中断在内的全部控制信息，也方便了与PCI的兼容。多传输通道上的数据传输采取交叉存取，这意味着连续字节交叉存取在不同的通道上。这一特性被称之为“数据条纹”，需要非常复杂的硬件支持连续数据的同步存取，也对链接的数据吞吐量要求极高。由于数据填充的需求，数据交叉存取不需要缩小数据包。与其它高速数传输协议一样，时钟信息必须嵌入信号中。在物理层上，PCIE2.0标准以前，采用常见的8B/10B代码方式来确保连续的1和0字符串长度符合标准。编码方案用10位编码比特代替8个未编码比特来传输数据，占用20%的总带宽。
● 数据链路层
数据链接层采用按序的交换层信息包(Transaction Layer Packets,TLPs)，是由交换层生成，按32位循环冗余校验码(CRC，本文中用LCRC)进行数据保护，采用著名的协议（Ack and Nak signaling）的信息包。TLPs能通过LCRC校验和连续性校验的称为Ack(命令正确应答)；没有通过校验的称为Nak(没有应答)。没有应答的TLPs或者等待超时的TLPs会被重新传输。这些内容存储在数据链接层的缓存内。这样可以确保TLPs的传输不受电子噪音干扰。 Ack和Nak信号由低层的信息包传送，这些包被称为数据链接层信息包（Data Link Layer Packet,DLLP）。DLLP也用来传送两个互连设备的交换层之间的流控制信息和实现电源管理功能。
● 交换层
PCI Express采用分离交换（数据提交和应答在时间上分离），可保证传输通道在目标端设备等待发送回应信息传送其它数据信息。它采用了可信性流控制。这一模式下，一个设备广播它可接收缓存的初始可信信号量。链接另一方的设备会在发送数据时统计每一发送的TLP所占用的可信信号量，直至达到接收端初始可信信号最高值。接收端在处理完毕缓存中的TLP后，它会回送发送端一个比初始值更大的可信信号量。第一代PCIe标称可支持每传输通道单向每秒250兆字节的数据传输率。这一数字是根据物理信号率2500兆波特除以编码率（10位/每字节）计算而得。这意味着一个16通道（x16）的PCIe卡理论上可以达到单向250x16=4000兆字节/秒（3.7G兆字节/每秒）。实际的传输率要根据数据有效载荷率，即依赖于数据的本身特性，这是由更高层(软件)应用程序和中间协议层决定。PCI Express与其它高速序列连接系统相似，它依赖于传输的鲁棒性（CRC校验和Ack算法）。长时间连续的单向数据传输（如高速存储设备）会造成>95%的PCIe通道数据占用率。这样的传输受益于增加的传输通道，但大多数应用程序如USB或以太网络控制器会把传输内容拆成小的数据包，同时还会强制加上确认信号。这类数据传输由于增加了数据包的解析和强制中断，降低了传输通道的效率。这种效率的降低并非只出现在PCIe上。
● PCI Express总线的技术优势
1)串行总线，进行点对点传输，每个传输通道独享带宽。
2) PCI Express总线支持双向传输模式和数据分通道传输模式。其中数据分通道传输模式即PCI Express总线的x1、x2、x4、x8、x12、x16和x32多通道连接，x1单向传输带宽即可达到250MB/s，双向传输带宽更能够达到500MB/s，这个已经不是普通PCI总线所能够相比的了。具体配置可以参照表1。
3) PCI Express总线充分利用先进的点到点互连、基于交换的技术、基于包的协议来实现新的总线性能和特征。电源管理、服务质量（QoS）、热插拔支持、数据完整性、错误处理机制等也是PCI Express总线所支持的高级特征。
4) 与PCI总线良好的继承性，可以保持软件的继承和可靠性。PCI Express总线关键的PCI特征，比如应用模型、存储结构、软件接口等与传统PCI总线保持一致，但是并行的PCI总线被一种具有高度扩展性的、完全串行的总线所替代。
5) PCI Express总线充分利用先进的点到点互连，降低了系统硬件平台设计的复杂性和难度，从而大大降低了系统的开发制造设计成本，极大地提高系统的性价比和健壮性。从下面表格可以看出，系统总线带宽提高同时，减少了硬件PIN的数量，硬件的成本直接下降。
● PCI Express 3.0诞生
2007年8月，PCI Special Interest Group(PCI SIG)已经决定8 GigaTransfers/s作为下一代PCI Express互连的比特率，终止了几个月以来对3.0版选择8GT/s还是10GT/s的争论。成本和兼容性最终使工程师们做出了这个更稳妥的决定，PCI Express 3.0也取消了目前的技术中的8bit/10bit编码，去掉了20%的处理开销，使真正的吞吐量可达到5GT/s version 2.0的两倍。
Express 3.0将使用现有的scrambling-polynumial技术，在数据流的开始和结束时采用固定长度的数据包。这个技术有助于处理时钟恢复，解决DC wandering问题，而不会产生带宽开销。当然，这个方法需要媒体存取控制器具有额外的处理功能。研究认为较慢的速率更适于主流芯片工艺技术和现在的印刷电路板材料，并认为10GT/s与最初的2.5GHz Express规范不兼容，而且从8GT/s到10GT/s需要的处理功能成指数增长。 PCI Express 3.0将包括许多新功能，如扩展信令和数据完整性、传输接收均衡、PLL改进、时钟数据恢复和通道扩展。最终的规范将在2009年末发布，相应的产品在2010年推出。
在新版本发布之前，工程师们计划根据多个SIG成员开发的模拟和测试芯片对规范的电气参数进行优化。 目前还不清楚将来的板上互连是采用铜连接还是光波，PCI SIG将开展更多的研究。
高速总线技术的竞争正在日趋白热化
在高端嵌入式、通信领域，一场努力争夺工程师青睐的战争正在各种高速总线技术中站看。ASI是PCI Express针对通信和嵌入式系统的变体。作为幕后最大推手的Intel，原本希望借助ASI为自己铺平道路，使其在通信领域的路由器、交换机以及存储设备等应用中赢得设计中标。然而，经过这些年的运转，只有为数不多的公司在付运ASI芯片，并且前景并不乐观。不过，原本无心栽柳之的Express作为计算和嵌入式处理器的本地接口蓬勃发展，很快PCI特别兴趣小组(SIG)开始着手对Express进行扩展，希望其能够具备某些ASI功能。很明显，在通信领域Intel仍然希望能够卷土重来。
在市场方面，ASI SIG不同，RapidIO商业联盟已与顶级OEM厂商建立了牢固的关系。朗讯、爱立信以及存储业巨头EMC公司的代表去年已经被选为RapidIO商业联盟的官员。据熟悉朗讯的知情人士透露，朗讯已经承诺会采用RapidIO，而且不太可能使用ASI。但是Express日益增加的普及性仍可能扭转这一趋势。越来越多的通信芯片中增加了本地Express接口。事实上，就连那些在RapidIO上进行战略投资的公司也开始着手采用Express，有时战略步伐甚至还优先于RapidIO。如果照此发展，有些工程师很可能会利用正在发展中的Express扩展特性来实现ASI的某些功能。
实际上，高速总线技术远不止RapidIO和PCI Express两种，只是目前这两种技术在都有相对独立的领域，并稳步发展中。针对下一代服务器与通信系统都需要在背板上连接多块处理卡，芯片厂商竞相推出各式以太网、Infiniband、PCI Express和RapidIO芯片。我们只能说竞争才刚刚开始，任何事情都会发生。
