可编程逻辑解决方案供应商赛灵思公司（Xilinx）今天宣布推出可编程逻辑软件：Xilinx 集成软件环境（ISE）6.1i版。结合赛灵思公司的旗舰产品Virtex-II Pro FPGA，新版软件套件提供了业界成本最低的设计解决方案，与最接近的竞争产品相比性能快31%，逻辑利用率高15%。因此，与其它高密度FPGA相比，赛灵思客户可享有高达60%的价格优势。
此外，通过新的自动局部时钟布线功能，ISE 6.1i版支持设计人员方便地创建工作在200 MHz以上的高速存储器接口。同时新版软件还新提供对RedHat Linux的固有支持，以及无与伦比的高速设计能力和易于使用的布局规划和管脚管理增强特性。这些新特性结合起来极大地缩短了客户的总体设计周期时间和设计成本。
ISE 6.1i版提供了独特的高速设计能力，如新的时序约束。例如，新的时钟抖动约束允许用户指定真正的数据有效窗口，而新增的个别封装引脚即时报告功能则为源同步设计提供了更为准确的布局和布线结果。设计人员利用Virtex-II和Virtex-II Pro FPGA进行设计时可以使用96个局部高速时钟，这些时钟的布线可保证时钟畸变保持在200 MHz SDR、DDR和QDR RAM接口所要求的范围内。ISE 6.1i还包括了针对主动时序收敛（ProActive Timing Closure）的用于逻辑布局的增强映射功能，支持基于物理位置做出映射决定 –从而可比ISE 5.2i额外获得快13%的时钟速度和高23%的利用率。同时，对于按钮式设计流程，ISE6.1i比ISE 5.2i提供了16%的性能提高。
此外，通过新的自动局部时钟布线功能，ISE 6.1i版支持设计人员方便地创建工作在200 MHz以上的高速存储器接口。同时新版软件还新提供对RedHat Linux的固有支持，以及无与伦比的高速设计能力和易于使用的布局规划和管脚管理增强特性。这些新特性结合起来极大地缩短了客户的总体设计周期时间和设计成本。
ISE 6.1i版提供了独特的高速设计能力，如新的时序约束。例如，新的时钟抖动约束允许用户指定真正的数据有效窗口，而新增的个别封装引脚即时报告功能则为源同步设计提供了更为准确的布局和布线结果。设计人员利用Virtex-II和Virtex-II Pro FPGA进行设计时可以使用96个局部高速时钟，这些时钟的布线可保证时钟畸变保持在200 MHz SDR、DDR和QDR RAM接口所要求的范围内。ISE 6.1i还包括了针对主动时序收敛（ProActive Timing Closure）的用于逻辑布局的增强映射功能，支持基于物理位置做出映射决定 –从而可比ISE 5.2i额外获得快13%的时钟速度和高23%的利用率。同时，对于按钮式设计流程，ISE6.1i比ISE 5.2i提供了16%的性能提高。
