本文旨在介绍一种新颖的扩展脉冲触发器的电路特性与用途，并且和台湾大学以合作的方式使用ADS(Advanced Design System)软件来仿真。这种电路不仅是一个触发电路，而且可以将一个超过触发电压的短暂突波转变成一个正常的脉冲，另一个意思就是将脉冲宽度太窄的时钟扩展到一定的脉冲宽度和产生一个正常的时钟输出。
用途
扩展脉冲触发器(Spread Pulse Trigger, SPT)是在发展完全以数字电路来设计锁相环(Phase Locked Loop)以及锁定侦测器(Lock Detector)时，必须具备的一种电路元件。因为锁相环和锁定侦测器输入2个相位、时钟频率会不一致，在经过相位频率侦测器(Phase Frequency Detector)之后会产生脉冲宽度(pulse width)不一的输出信号，而且连接在其后的数字电路就是依据这个输出信号来运作，脉冲宽度一旦低于数字电路所能够稳定运作的时间，这时候整个锁相环和锁定侦测器就不会正常运作。
扩展脉冲触发器的作用类似于史密特触发器(Schmitt Trigger)，但是它不仅仅是一种触发器，真正的目的是在于它可以将一个峰值电压在瞬间高于临界点的脉冲扩展成一个大于或等于最小脉冲宽度的时钟(clock)，而且峰值电压低于临界点的脉冲全部都会被滤除，因此连接在扩展脉冲触发器之后，与时钟操作有关系的数据缓存器、移位器、计数器等数字电路都可以正常运作。
由此可知扩展脉冲触发器的功能用途在于将一个电压微弱、脉冲宽度很窄的突波，转变成一个电压正常、脉冲宽度够宽的脉冲(pulse)。如果将相位频率侦测器(Tri-state PFD)的输出信号先送入到扩展脉冲触发器处理，再连接到充电泵(Charge Pump)，可以不受工艺因素的限制，让相位频率侦测器达到趋近于0度相位误差的侦测输出，亦即能够减小相位频率侦测器的死区(dead zone)，而且在频率向上和向下跳跃时还拥有扰动(dither)的局部线性化；因为相位频率侦测器所输出的脉冲宽度被扩张，在频率跳跃的时候与扰动的波形相似，而扰动是由控制系统理论中的强健控制(Robustness Control)推导而来。在脉冲相位调变(PPM)或脉冲宽度调变(PWM)的通信系统的解调电路中，可以使用扩展脉冲触发器来取出信号微弱的调变数据。
图1是德州仪器公司(TI)的产品SN74LS297的应用电路的框图，这个应用电路是一个数字锁相环(DPLL)，图中的互斥或门(EXOR)是一个简单的相位侦测器(Phase Detector)，它的输出直接进入K-COUNTER的致能(EN)输入埠，图2主要是显示SN74LS297内部的K-COUNTER的逻辑框图，ENCTR输入埠与D/U输入埠经过与门(AND gate)之后连接到数据缓存器的数据输入端口(20D)。如果图1的EXOR在fin和fout这2个相位被逼近于一致、还没有完全同相的时候，会输出很窄的脉冲，这个脉冲宽度不足的脉冲将会导致图2的数据缓存器因数据保持时间不够而送出错误的输出，进而影响到fout的相位输出。在这个状况，可以利用扩展脉冲触发器将EXOR太过狭窄的脉冲扩展开来，然后再送入ENCTR输入埠。
电路架构与ADS仿真
图3是一个负缘延迟转态器的电路图，一般的时钟在经过负缘延迟转态器之后会增加这个时钟的工作周期，也就是负缘延迟转态器可以用来增加一个时钟的脉冲宽度。但是如图3所示是使用4个或门(OR gate)所组成的负缘延迟转态器，当一个脉冲宽度很窄且低于逻辑闸的传递延迟时间的时钟输入进来时，将会在输出埠产生一连串的突波，这个实际电路所产生的现象，使得负缘延迟转态器不能扩展一个脉冲宽度很窄的时钟。
图4是一个扩展脉冲触发器的电路图，当一个时钟的上升边缘到达了扩展脉冲触发器的触发临界点的时候，扩展脉冲触发器会立刻驱动输出端口的电压爬升到高准位，同时监视着此时钟的下降边缘何时到来，在监视到输入端口的电压已经下降到底于临界点的时候，输出端口的电压仍然会保持在高准位，必须再经过一段内部设定的保持时间之后，输出端口的电压才会下降到低准位，因此扩展脉冲触发器的输出埠的脉冲宽度一定会大于输入埠的脉冲宽度。图4所示的扩展脉冲触发器的内部作用是很单纯的扩展脉冲的宽度，因此定义它的型式为SPT-W，在图中的每一个逻辑闸元件都是由0.18μm工艺参数的MOS元件所组成，并不是直接使用ADS原本提供的数字逻辑元件库，SRC3与SRC4是2个周期时间与工作周期都不相同的时钟源，经过与非门(NAND gate)之后会产生脉冲宽度不一的时钟，并且以这个时钟输入到扩展脉冲触发器，成为它的仿真电压源。
图5是扩展脉冲触发器的功能框图，扩展脉冲触发器的内部有3个主要的子电路，触发电路负责将已经超过临界点的输入电压产生一个触发信号，并且向上、向右通知监视电路和驱动电路，监视电路负责持续监视触发电路的通知信号并管制驱动电路的电压输出，驱动电路的电压上升来自于触发电路的通知信号，电压下降则受制于监视电路的管制信号。图6是图4所示的电路经由ADS仿真出来的电压波形图，上半部是输入端口(Goad)的电压波形，下半部是输出端口(SPT)的电压波形，图中的第5个与第7个的输入脉冲低于触发器的临界电压被扩展脉冲触发器泸除，其它的输入脉冲都高于临界电压，而且输出的脉冲宽度都明显地被扩展。
图7所示的扩展脉冲触发器的内部电路是连接成一个负回授的回路，用来产生一个周期性的时钟输出，依据输入脉冲的宽度来输出相对应的时钟数量，如此的作用像是一种用来计算脉冲宽度的时钟产生器，在此定义它的型式为SPT-C。图7的SRC3与SRC4的周期时间“Period”的设定是图4的4倍之多，这是因为图4的仿真参数主要是在确认输入的电压在触发临界点的附近，扩展脉冲触发器的功能是否正常，图7的仿真参数则是在确认输出的时钟是否正常。
图8是SPT-C的仿真图，观看的重点在于输入时钟的负缘与最后一个输出时钟的负缘的关系，尤其是在图中的第2个输入时钟负缘的结束时间刚好是在输出时钟的正缘，但是输出时钟并没有立即跟着结束。我们必须考虑到这样一种状况，那就是当输入时钟的一个工作周期的时间结束时，输出时钟的电压正好是在正缘爬升的阶段，如果此时输出时钟随着输入时钟的负缘来临而立刻停止电压爬升并回复到低准位，这就产生了一个脉冲宽度过窄的不正常时钟，然而在扩展脉冲触发器内部的监视电路会管制驱动电路来防止这种状况的发生。
实作验证
扩展脉冲触发器的电路实作早于使用ADS来执行电路仿真的验证，但是将电路实作的结果配合ADS的电路仿真可以交互验证扩展脉冲触发器的运作模式正确与否，而且执行电路仿真可以很方便地设定输入波形的周期时间、脉冲宽度，更容易观察扩展脉冲触发器的电路特性。如果要实现一个数字式的锁定侦测器(Digital Lock Detector)，会遇到一个最困难的问题：2个相位、频率会不一致的时钟在经过互斥或门(XOR gate)的处理之后，将产生工作周期介于0%～100%的时钟输出，通常这个输出端口就是直接连到数据缓存器的数据输入端口，一旦时钟的工作周期低于数据缓存器的保持时间，数据缓存器的输出就会出错。
所以在这里是实作一个内部含有扩展脉冲触发器的数字式锁定侦测器，并且配合一个锁相环来验证。图9是一张经由数字示波器储存的照片，Ch1和Ch2分别是在测量参考频率(fr)和VCO的频率(fv)，每格的电压(VOLTS/DIV)是设定在1.00V，Ch3的探测棒是在测量锁定侦测器的输出电压(LD out)，每格的电压是设定5.00V，Ch3的基准观测点是设定在中间的十字型时迹线。在此图，Ch1和Ch2的频率不同，所以Ch2显示出多个不同相位的时钟叠影，这里是刻意一直不让锁相环达到相位锁定，用于观察Ch3的电压输出是否会在高准位与低准位之间跳动，或是输出一个振荡的电压波形，可喜的是Ch3的电压一直维持在低电压，并且没有高电压输出的迭影。图10所示的锁相环已经锁定，可以看到Ch2的相位抖动，但是锁定侦测器的输出电压一直维持在5V的高电压准位而且没有叠影。
另一个实作验证的方式是将锁相环的充电泵与回路滤波器，改以一个数位式的回路滤波器来实作，由于数字回路滤波器需要连接多个数据缓存器，如果相位频率侦测器所产生的脉冲宽度低于数字回路滤波器的所需要的保持时间，它的缓存器的输出会同时为1或同时为0，或是产生振荡输出。
PLL的ADS仿真
为了验证上文提到利用扩展脉冲触发器来处理相位频率侦测器的输出信号，会有减小相位频率侦测器的死区以及拥有扰动的局部线性化，在此使用ADS电路仿真软件原本已经存在的Design Guide档案，开启PLL的电路设计档案“RFIC_SYN_TN_CP_A3P_PS.dsn”，并稍做修改成图11，图中主要是增加up和down两个节点，以及配合0.18μm工艺的电压将VDD从3.3V改成1.8V，接下来更换图中的“PFD_mosfet_device”来完成以下的PLL电路仿真。
图12所示的是更换成自行建立的“Tri-State PFD”的仿真波形，波形依序是VCO的电压输入(VC)、PFD的两个输出(up, down)、充电泵的电流输出(PDI)，由于此图的仿真结果相似于原本的仿真，所以可以确定我们可以更换成其它自行建立的PFD电路模块来执行仿真，而且不会产生误差很大的仿真结果。
接着，将“Tri-State PFD”稍加修改成含有扰动能力的相位频率侦测器，然后再次执行仿真，而仿真的结果如图13所示，产生这个仿真图的用意是一方面可以确认加上扰动之后的相位频率侦测器的仿真结果是否正确，另一方面可以和图14互相比较。这次将“Tri-State PFD”改成含有扩展脉冲触发器的相位频率侦测器，执行仿真之后的结果即如图14所示，仔细将此图中的up和down的电压输出与图12、图13比对，发现此图没有同时输出0V的状态，亦即表示已经减小了相位频率侦测器的死区。现在接着比较图12～图14这3张图的VC电压，图12的VC电压约在120ms才趋近稳定，但是图13和图14的VC电压约在90ms即已趋近稳定，由于扰动的作用会加快相位锁定的时间，因此可知在相位频率侦测器之后连接扩展脉冲触发器确实会拥有扰动的局部线性化，而且可以再次经由比对这两张图的充电泵的电流波形(PDI.i)来确定扩展脉冲触发器的效用。
结语
在没有完成这里所谈的电路仿真和实作验证之前，几乎没有人敢相信一个工作周期在0%～90%之间变动的时钟在经过一个电路处理过之后，它的最低工作周期一定可以大于缓存器的保持时间，在这种状况下不能使用滤波电路，也不能使用一般的脉冲扩展电路，如果没有经过一段时间的沉思与突来的灵感，也不可能发展出在这里所探讨的扩展脉冲触发器。有些新颖技术的发展靠的就是突发奇想，花费精神与时间去创作，甚至要能够坚持初衷，当然也要有足够的资源去验证与实作才行。
用途
扩展脉冲触发器(Spread Pulse Trigger, SPT)是在发展完全以数字电路来设计锁相环(Phase Locked Loop)以及锁定侦测器(Lock Detector)时，必须具备的一种电路元件。因为锁相环和锁定侦测器输入2个相位、时钟频率会不一致，在经过相位频率侦测器(Phase Frequency Detector)之后会产生脉冲宽度(pulse width)不一的输出信号，而且连接在其后的数字电路就是依据这个输出信号来运作，脉冲宽度一旦低于数字电路所能够稳定运作的时间，这时候整个锁相环和锁定侦测器就不会正常运作。
扩展脉冲触发器的作用类似于史密特触发器(Schmitt Trigger)，但是它不仅仅是一种触发器，真正的目的是在于它可以将一个峰值电压在瞬间高于临界点的脉冲扩展成一个大于或等于最小脉冲宽度的时钟(clock)，而且峰值电压低于临界点的脉冲全部都会被滤除，因此连接在扩展脉冲触发器之后，与时钟操作有关系的数据缓存器、移位器、计数器等数字电路都可以正常运作。
由此可知扩展脉冲触发器的功能用途在于将一个电压微弱、脉冲宽度很窄的突波，转变成一个电压正常、脉冲宽度够宽的脉冲(pulse)。如果将相位频率侦测器(Tri-state PFD)的输出信号先送入到扩展脉冲触发器处理，再连接到充电泵(Charge Pump)，可以不受工艺因素的限制，让相位频率侦测器达到趋近于0度相位误差的侦测输出，亦即能够减小相位频率侦测器的死区(dead zone)，而且在频率向上和向下跳跃时还拥有扰动(dither)的局部线性化；因为相位频率侦测器所输出的脉冲宽度被扩张，在频率跳跃的时候与扰动的波形相似，而扰动是由控制系统理论中的强健控制(Robustness Control)推导而来。在脉冲相位调变(PPM)或脉冲宽度调变(PWM)的通信系统的解调电路中，可以使用扩展脉冲触发器来取出信号微弱的调变数据。
图1是德州仪器公司(TI)的产品SN74LS297的应用电路的框图，这个应用电路是一个数字锁相环(DPLL)，图中的互斥或门(EXOR)是一个简单的相位侦测器(Phase Detector)，它的输出直接进入K-COUNTER的致能(EN)输入埠，图2主要是显示SN74LS297内部的K-COUNTER的逻辑框图，ENCTR输入埠与D/U输入埠经过与门(AND gate)之后连接到数据缓存器的数据输入端口(20D)。如果图1的EXOR在fin和fout这2个相位被逼近于一致、还没有完全同相的时候，会输出很窄的脉冲，这个脉冲宽度不足的脉冲将会导致图2的数据缓存器因数据保持时间不够而送出错误的输出，进而影响到fout的相位输出。在这个状况，可以利用扩展脉冲触发器将EXOR太过狭窄的脉冲扩展开来，然后再送入ENCTR输入埠。
电路架构与ADS仿真
图3是一个负缘延迟转态器的电路图，一般的时钟在经过负缘延迟转态器之后会增加这个时钟的工作周期，也就是负缘延迟转态器可以用来增加一个时钟的脉冲宽度。但是如图3所示是使用4个或门(OR gate)所组成的负缘延迟转态器，当一个脉冲宽度很窄且低于逻辑闸的传递延迟时间的时钟输入进来时，将会在输出埠产生一连串的突波，这个实际电路所产生的现象，使得负缘延迟转态器不能扩展一个脉冲宽度很窄的时钟。
图4是一个扩展脉冲触发器的电路图，当一个时钟的上升边缘到达了扩展脉冲触发器的触发临界点的时候，扩展脉冲触发器会立刻驱动输出端口的电压爬升到高准位，同时监视着此时钟的下降边缘何时到来，在监视到输入端口的电压已经下降到底于临界点的时候，输出端口的电压仍然会保持在高准位，必须再经过一段内部设定的保持时间之后，输出端口的电压才会下降到低准位，因此扩展脉冲触发器的输出埠的脉冲宽度一定会大于输入埠的脉冲宽度。图4所示的扩展脉冲触发器的内部作用是很单纯的扩展脉冲的宽度，因此定义它的型式为SPT-W，在图中的每一个逻辑闸元件都是由0.18μm工艺参数的MOS元件所组成，并不是直接使用ADS原本提供的数字逻辑元件库，SRC3与SRC4是2个周期时间与工作周期都不相同的时钟源，经过与非门(NAND gate)之后会产生脉冲宽度不一的时钟，并且以这个时钟输入到扩展脉冲触发器，成为它的仿真电压源。
图5是扩展脉冲触发器的功能框图，扩展脉冲触发器的内部有3个主要的子电路，触发电路负责将已经超过临界点的输入电压产生一个触发信号，并且向上、向右通知监视电路和驱动电路，监视电路负责持续监视触发电路的通知信号并管制驱动电路的电压输出，驱动电路的电压上升来自于触发电路的通知信号，电压下降则受制于监视电路的管制信号。图6是图4所示的电路经由ADS仿真出来的电压波形图，上半部是输入端口(Goad)的电压波形，下半部是输出端口(SPT)的电压波形，图中的第5个与第7个的输入脉冲低于触发器的临界电压被扩展脉冲触发器泸除，其它的输入脉冲都高于临界电压，而且输出的脉冲宽度都明显地被扩展。
图7所示的扩展脉冲触发器的内部电路是连接成一个负回授的回路，用来产生一个周期性的时钟输出，依据输入脉冲的宽度来输出相对应的时钟数量，如此的作用像是一种用来计算脉冲宽度的时钟产生器，在此定义它的型式为SPT-C。图7的SRC3与SRC4的周期时间“Period”的设定是图4的4倍之多，这是因为图4的仿真参数主要是在确认输入的电压在触发临界点的附近，扩展脉冲触发器的功能是否正常，图7的仿真参数则是在确认输出的时钟是否正常。
图8是SPT-C的仿真图，观看的重点在于输入时钟的负缘与最后一个输出时钟的负缘的关系，尤其是在图中的第2个输入时钟负缘的结束时间刚好是在输出时钟的正缘，但是输出时钟并没有立即跟着结束。我们必须考虑到这样一种状况，那就是当输入时钟的一个工作周期的时间结束时，输出时钟的电压正好是在正缘爬升的阶段，如果此时输出时钟随着输入时钟的负缘来临而立刻停止电压爬升并回复到低准位，这就产生了一个脉冲宽度过窄的不正常时钟，然而在扩展脉冲触发器内部的监视电路会管制驱动电路来防止这种状况的发生。
实作验证
扩展脉冲触发器的电路实作早于使用ADS来执行电路仿真的验证，但是将电路实作的结果配合ADS的电路仿真可以交互验证扩展脉冲触发器的运作模式正确与否，而且执行电路仿真可以很方便地设定输入波形的周期时间、脉冲宽度，更容易观察扩展脉冲触发器的电路特性。如果要实现一个数字式的锁定侦测器(Digital Lock Detector)，会遇到一个最困难的问题：2个相位、频率会不一致的时钟在经过互斥或门(XOR gate)的处理之后，将产生工作周期介于0%～100%的时钟输出，通常这个输出端口就是直接连到数据缓存器的数据输入端口，一旦时钟的工作周期低于数据缓存器的保持时间，数据缓存器的输出就会出错。
所以在这里是实作一个内部含有扩展脉冲触发器的数字式锁定侦测器，并且配合一个锁相环来验证。图9是一张经由数字示波器储存的照片，Ch1和Ch2分别是在测量参考频率(fr)和VCO的频率(fv)，每格的电压(VOLTS/DIV)是设定在1.00V，Ch3的探测棒是在测量锁定侦测器的输出电压(LD out)，每格的电压是设定5.00V，Ch3的基准观测点是设定在中间的十字型时迹线。在此图，Ch1和Ch2的频率不同，所以Ch2显示出多个不同相位的时钟叠影，这里是刻意一直不让锁相环达到相位锁定，用于观察Ch3的电压输出是否会在高准位与低准位之间跳动，或是输出一个振荡的电压波形，可喜的是Ch3的电压一直维持在低电压，并且没有高电压输出的迭影。图10所示的锁相环已经锁定，可以看到Ch2的相位抖动，但是锁定侦测器的输出电压一直维持在5V的高电压准位而且没有叠影。
另一个实作验证的方式是将锁相环的充电泵与回路滤波器，改以一个数位式的回路滤波器来实作，由于数字回路滤波器需要连接多个数据缓存器，如果相位频率侦测器所产生的脉冲宽度低于数字回路滤波器的所需要的保持时间，它的缓存器的输出会同时为1或同时为0，或是产生振荡输出。
PLL的ADS仿真
为了验证上文提到利用扩展脉冲触发器来处理相位频率侦测器的输出信号，会有减小相位频率侦测器的死区以及拥有扰动的局部线性化，在此使用ADS电路仿真软件原本已经存在的Design Guide档案，开启PLL的电路设计档案“RFIC_SYN_TN_CP_A3P_PS.dsn”，并稍做修改成图11，图中主要是增加up和down两个节点，以及配合0.18μm工艺的电压将VDD从3.3V改成1.8V，接下来更换图中的“PFD_mosfet_device”来完成以下的PLL电路仿真。
图12所示的是更换成自行建立的“Tri-State PFD”的仿真波形，波形依序是VCO的电压输入(VC)、PFD的两个输出(up, down)、充电泵的电流输出(PDI)，由于此图的仿真结果相似于原本的仿真，所以可以确定我们可以更换成其它自行建立的PFD电路模块来执行仿真，而且不会产生误差很大的仿真结果。
接着，将“Tri-State PFD”稍加修改成含有扰动能力的相位频率侦测器，然后再次执行仿真，而仿真的结果如图13所示，产生这个仿真图的用意是一方面可以确认加上扰动之后的相位频率侦测器的仿真结果是否正确，另一方面可以和图14互相比较。这次将“Tri-State PFD”改成含有扩展脉冲触发器的相位频率侦测器，执行仿真之后的结果即如图14所示，仔细将此图中的up和down的电压输出与图12、图13比对，发现此图没有同时输出0V的状态，亦即表示已经减小了相位频率侦测器的死区。现在接着比较图12～图14这3张图的VC电压，图12的VC电压约在120ms才趋近稳定，但是图13和图14的VC电压约在90ms即已趋近稳定，由于扰动的作用会加快相位锁定的时间，因此可知在相位频率侦测器之后连接扩展脉冲触发器确实会拥有扰动的局部线性化，而且可以再次经由比对这两张图的充电泵的电流波形(PDI.i)来确定扩展脉冲触发器的效用。
结语
在没有完成这里所谈的电路仿真和实作验证之前，几乎没有人敢相信一个工作周期在0%～90%之间变动的时钟在经过一个电路处理过之后，它的最低工作周期一定可以大于缓存器的保持时间，在这种状况下不能使用滤波电路，也不能使用一般的脉冲扩展电路，如果没有经过一段时间的沉思与突来的灵感，也不可能发展出在这里所探讨的扩展脉冲触发器。有些新颖技术的发展靠的就是突发奇想，花费精神与时间去创作，甚至要能够坚持初衷，当然也要有足够的资源去验证与实作才行。
