多年以来，作为业界主流产品的模拟锁相回路(PLL)已被熟知，模拟锁相回路性能稳定，可为频率合成和抖动消除提供低成本的解决方案，工作频率高达8GHz及以上。然而新兴以直接数字频率合成技术（DDS）为基础的数字锁相回路在某些应用中极具竞争力。本文比较了模拟锁相回路和以DDS为基础的数字锁相回路之间的差异，以及如何利用这些差异来指导设计人员选择最佳的解决方案。
数字锁相回路利用数字逻辑实现传统的锁相回路模块。虽然实现数字锁相回路的方法有很多，但本文只介绍以DDS为基础的数字锁相回路架构。
图中：REF INPUT-参考电压输入；Reference Divider-参考电压分频器；Phase Detector-相位侦测器；Charge Pump-电荷泵；Loop Filter-回路滤波器；OUTPUT-输出；Feedback Divider-回授分频器
图1所示的是典型的模拟锁相回路。输入信号首先进入参考电压分频器，参考电压分频器可降低输入相位侦测器的信号频率。在锁相回路中，参考电压分频器的设置非常关键。如果设计人员必须使用大的分频比降低相位侦测频率来产生期望的输出信号，那么回路带宽就会受到限制。下文将会对这一点进行详细说明。
在模拟锁相回路中，相位侦测器产生上升或下降的电流脉冲，其持续时间与参考电压信号和回授信号的相差成正比。而对于数字锁相回路，相位侦测器的输出是与输入参考信号缘和回授信号缘的时间差成正比的数字量。这些数字量被送入数字回路滤波器，完成滤波并对相位侦测器的输出进行积分。回路滤波器的参数是数字型的，但可以较容易的改变，同时，与模拟锁相回路不同，其大小没有限制。另外，数字相位侦测器不受热噪声、老化或漂移以及电荷泵失配或泄漏的影响。而在模拟锁相回路中，当电荷泵中的晶体管没有完全关断或其他泄漏导致压控振荡器（VCO）中有不希望的电压变化时，都会发生电荷泵泄漏。另外，模拟锁相回路中电荷泵泄漏和驱动器上升/下降电流的失配会导致输出信号的频谱在相位侦测器频率上出现突波，而数字锁相回路由于没有电荷泵，因此避免了这种现象发生。
图中：REFERENCE INPUT-参考电压输入；Reference Divider-参考电压分频器；Feedback Divider-回授分频器；Phase Detector (Time-to-Digital Converter) -相位侦测器（时间数字转换器）；Reference Monitors-参考电压监控器；Digital Loop Filter-数字回路滤波器；External System Clock-外部系统频率；External DAC Reconstruction Filter-外部DAC重构滤波器；CLOCK OUTPUT-频率输出
在以DDS为基础的数字锁相回路中，直接数字频率合成（DDS）和数字模拟转换器（DAC）代替了传统的压控振荡器（VCO）。DDS的输入是数字调谐字，用于设置输出信号的频率。这与VCO类似，VCO的模拟输入电压用于调节输出信号的频率。在1GHz频率下运行的DDS的调谐频率范围为DC～400MHz。如果利用奈奎斯特频率（DAC采样率的一半）以上的DAC镜像作为信号，频率范围还可以进一步增大。DAC的输出被送到外部低通重构滤波器中，以滤除不需要的谐波，然后再回授到内建的回授分频器中，这样就形成了封闭回路。
数字锁相回路中的重构滤波器是模拟锁相回路中没有的部分。低通滤波器滤除基频频率以上的频率信号。根据滤波需求以及输出频率与奈奎斯特频率的接近程度，通常会采用五阶或七阶低通滤波器。之后，正弦波被送入扇出缓冲器中，以产生方波频率输出信号。为了滤除附加噪声或允许锁相回路工作于奈奎斯特频率以上，可使用带通滤波器代替低通滤波器。这时有可能在输出频率或低于输出频率的地方出现没有滤除的杂散波，因此设计者必须谨慎做出频率规划，在不会出现问题的频率上运行DAC。
一旦理解了数字锁相回路中的各个组成模块，我们就能够开始认识到与这些数字单元相关的优势。首先，数字锁相回路非常适合频率转换应用。例如，将普通的19.44MHz的频率频率转换为156.25MHz，需要对输入信号进行1944分频，使相位侦测器在10kHz频率下工作。为了保持回路的稳定性， 锁相回路回路带宽通常被限制在相位侦测器频率的1/10左右，在本例中带宽为1kHz。小数N分频锁相回路有助于保持相位侦测器的高工作频率，但会带来自身的一些问题。在模拟锁相回路中，低回路带宽需要大容量的组件，这不仅会占用电路板空间，而且当使用陶瓷电容时还会导致自谐振。由于相位修正的步长有限，数字锁相回路也可能产生参考杂散波信号，但是，由于数字回路滤波器很容易实现非常小的回路带宽（< 1 Hz），因此这个杂散波信号很容易被抑制。更重要的是，由于回路特性由数字系数来决定，因此数字锁相回路能够比模拟锁相回路更好地控制回路动态特性。这是相位调制系统的一个主要优点。
对任何锁相回路来说，锁相回路回路带宽内的参考噪声能藉由，而带外的参考噪声会被衰减。以DDS为基础的双回路数字锁相回路架构的主要优点是输出相位噪声取决于DAC系统频率，而不是模拟VCO。这允许设计人员选择能够满足其特定抖动需求的系统频率源。在模拟锁相回路中，用其他VCO取代现有VCO需要匹配供电电压、增益、频率范围以及其他参数，这是很困难的，但并不是不可能的。在模拟锁相回路中，设计人员必须为了VCO相位噪声而对VCO调谐范围进行权衡，VCO噪声会随着VCO频率范围的增加而增加。而DDS数位锁相回路就没有这样的限制。藉由提供一个干净的DAC系统频率，设计人员可以获得等效的宽带带低噪声VCO。设计人员可以选择低锁相回路的回路带宽以清除抖动。如何选择合适的DAC系统将在下文中介绍。
由于数字锁相回路中的相位侦测器增益、回路带宽和相位裕度都是可编程的，因此用户可以在不同的条件下保持相同的回路传递函数。例如，为兆位(Giga Bit)以太网络产生125MHz的参考频率，参考输入信号可能是8kHz的位频率，也可能是19.44MHz的SONET/SDH参考频率。在这两种情况下，数字锁相回路中为获得固定的回路带宽和相位裕度，可对回路滤波器进行优化。更重要的是，只需对缓存器进行编程就可以调整回路参数，而无需更换组件。
以DDS为基础的数字锁相回路的另一个重要优点就是可以使用高速DAC系统频率来进行参考监控。此频率可用来对参考输入信号进行过取样，允许对参考频率的漂移或故障进行快速检测。一旦检测到故障，该组件就会自动切换输入信号或者转入保持(holdover)模式。在数字逻辑中能够很容易地实现频率无中断切换。当两个参考频率都发生故障时，就会出现频率保持，并且如果需要，数字锁相回路就会像一个DDS频率合成器一样连续输出相同频率的信号。在保持模式下，输出频率的稳定性与系统频率相同。如果要利用模拟锁相回路实现这一功能，那么就需要一个与参考输入信号频率成倍数的外部振荡器，或者需要在长时间内及一定温度下让VCO的控制电压稳定保持低于微伏电位准。前者也许可行，而后者一定无法实现。
DAC杂散波的存在是数字锁相回路的一个缺点。这里只对DAC杂散波做简要的介绍。即使是理想的DAC，也会在整个频带内产生谐波和不希望的谱能量，这是由DAC的非线性特性造成的。DAC性能的衡量标准是在没有重构滤波器的情况下测得的无寄生动态范围（SFDR）。SFDR是从直流到DAC取样频率一半范围内最大杂散波与载波功率值的比值。对于14bit DAC来说，宽带SFDR通常为-50dBc ～ -70dBc。在希望的输出频率处或输出频率之下出现高阶的DAC杂散波是有可能的，这些杂散波的幅值通常很低(<70 dBc)。衰减DAC杂散波的主要方法是使用重构滤波器，七阶的低通滤波器可以快速地削弱杂散波信号。图3所示的是典型的DAC输出频谱和重构滤波器频率响应。设计人员应该谨慎地选择系统的频率频率，使低阶的杂散信号不会与希望的输出频率太接近，从而有效地滤除杂散波。
图中：Magnitude-幅值；Image-镜像；primary signal-主信号；filter response-滤波器响应；envelope-包络；spurs-杂散波；base band-基频带
使用数字锁相回路时，选择合适的DAC系统频率是很重要的。在大多数应用中，高频振荡器可用于直接提供800MHz～1000MHz的DAC系统频率。但是，这些组件比较昂贵，很少会使用。而许多数字锁相回路具有模拟锁相回路频率倍频器，其产生的相位噪声在许多应用中也是可以接受的。这样，设计人员可以使用通用的16MHz或25MHz晶体或频率范围在16MHz～ 100MHz的晶体振荡器，藉由内建锁相回路产生1GHz的系统频率。在计算任何抖动时，都必须考虑内建锁相回路的噪声。
选择晶体振荡器时，设计人员应该考虑希望的输出相位噪声及稳定性的需求。例如，如果在保持模式下需求Stratum 2的频率稳定度，那么，就应该为系统频率使用Stratum 2兼容的振荡器。输出相位噪声不仅是振荡器相位噪声的函数，而且包括由系统频率锁相回路（如果使用的话）提供的倍频量。采用80MHz的三阶泛音晶体振荡器驱动系统频率锁相回路时得到的总相位噪声，会优于采用25MHz振荡器驱动时所得到的总相位噪声。
为了克服任何一种锁相回路设计的限制，可以使用数字锁相回路结合模拟锁相回路的解决方案。数字锁相回路能够处理频率切换和频率比的问题，而模拟锁相回路则用来进一步衰减杂散波，增大频率，并进行频率分配。
那么模拟锁相回路和数字锁相回路哪个更好呢？当然，答案取决于具体的应用。在不需要保持、参考电压切换和回路配置的系统中，模拟锁相回路是更好的解决方案，且允许产生较高的输出频率。而在需要流畅切换、保持，及较好控制回路动态范围的冗余频率应用中，数字锁相回路是更好的解决方案。它的弹性和动态配置能力允许参考输入可以是不同频率，而且，以DDS为基础的数字锁相回路允许参考频率很低。
以DDS为基础的数字锁相回路能提供传统锁相回路不能实现的解决方案。藉由应用数字逻辑实现锁相回路构建模块，性能与弹性都得到提升，比模拟锁相回路更具吸引力。
