世界领先的可编程逻辑解决方案供应商赛灵思公司（Xilinx）今天宣布推出世界上性能最高的可编程逻辑软件：Xilinx 集成软件环境（ISE）6.1i版。结合赛灵思公司的旗舰产品Virtex-II Pro FPGA，新版软件套件提供了业界成本最低的设计解决方案，与最接近的竞争产品相比性能快31%，逻辑利用率高15%。因此，与其它高密度FPGA相比，赛灵思客户可享有高达60%的价格优势。有关ISE 6.1i的全面信息，请访问www.xilinx.com/cn/ise。
此外，通过新的自动局部时钟布线功能，ISE 6.1i版支持设计人员方便地创建工作在200 MHz以上的高速存储器接口。同时新版软件还新提供对RedHat Linux的固有支持，以及无与伦比的高速设计能力和易于使用的布局规划和管脚管理增强特性。这些新特性结合起来极大地缩短了客户的总体设计周期时间和设计成本。
ISE 6.1i版提供了独特的高速设计能力，如新的时序约束。例如，新的时钟抖动约束允许用户指定真正的数据有效窗口，而新增的个别封装引脚即时报告功能则为源同步设计提供了更为准确的布局和布线结果。设计人员利用Virtex-II和Virtex-II Pro FPGA进行设计时可以使用96个局部高速时钟，这些时钟的布线可保证时钟畸变保持在200 MHz SDR、DDR和QDR RAM接口所要求的范围内。ISE 6.1i还包括了针对主动时序收敛（ProActive Timing Closure）的用于逻辑布局的增强映射功能，支持基于物理位置做出映射决定 –从而可比ISE 5.2i额外获得快13%的时钟速度和高23%的利用率。同时，对于按钮式设计流程，ISE6.1i比ISE 5.2i提供了16%的性能提高。
ISE 6.1i在易用性方面设立了业界标准，其新特性和增强功能解决了传统设计瓶颈，可加快设计和验证过程。例如，项目浏览器（Project Navigator，先进的基于设计流程的项目管理器）支持Synplicity和Xilinx综合工具用户在同一项目中混合使用VHDL和Verilog HDL源代码，从而允许设计人员利用遗留的IP和HDL设计资源来获得尽可能好的结果。用户还可连接和启动Xilinx嵌入式设计套件（EDK） XPS项目管理器，并可使用新的自动网络更新（Automatic Web Update）功能。自动网络更新功能监视软件更新并通知用户，如果用户选择更新，则可下载所需要的文件，从而保证用户的ISE配置是最新的。
PACE（管脚和区块约束编辑器）提供了方便的图形化管脚布局和管理，新版软件中其功能大大增强并且还包括了对新的CPLD器件的支持。PACE现在还支持在实际编写HDL代码设计前输入管脚定义的功能，从而不必等待设计完成就可进行PCB布局。PACE还支持CSV（逗号分割值）双向文件传输，因此可更好地实现与PCB布局设计工具的集成。
新版软件现在支持多个HDL和SDF文件来匹配设计的原始层次结构，这一能力支持在时序仿真过程中更方便地进行调试。
赛灵思公司经过验证的软件和芯片领导地位加快了业界范围内从ASIC向FPGA技术的转变。而且面对不确定的市场形势、飞速上涨的NRE和掩膜成本以及不断缩短的上市时间窗口和产品生命周期，客户越来越希望找到更灵活的低成本解决方案。结合Virtex-II Pro和Spartan-3 FPGA的新的软件套件与提供了突破性价格点、器件密度和性能为设计人员提供了一个替代ASIC的理想解决方案。现在利用赛灵思公司先进的设计软件，设计人员只需要“按几下按钮”就可充分利用赛灵思公司提供的高达500万系统门的全球第一个90 nm FPGA系列——Spartan-3系列，大大缩短总体设计时间和成本，同时还避免了传统上与ASIC相关的验证难题。
此外，赛灵思解决方案为设计人员提供了一个比所谓的“结构化ASIC”更优异的解决方案。后者面临着开发时间长和前期成本高以及缺少赛灵思FPGA所具有的灵活性、价格低廉的软件工具和强大的IP库等多方面的问题。赛灵思FPGA内在的可重编程能力可加快设计调试并降低总体支持成本，从而使设计人员可更快地将产品推向市场。
此外，通过新的自动局部时钟布线功能，ISE 6.1i版支持设计人员方便地创建工作在200 MHz以上的高速存储器接口。同时新版软件还新提供对RedHat Linux的固有支持，以及无与伦比的高速设计能力和易于使用的布局规划和管脚管理增强特性。这些新特性结合起来极大地缩短了客户的总体设计周期时间和设计成本。
ISE 6.1i版提供了独特的高速设计能力，如新的时序约束。例如，新的时钟抖动约束允许用户指定真正的数据有效窗口，而新增的个别封装引脚即时报告功能则为源同步设计提供了更为准确的布局和布线结果。设计人员利用Virtex-II和Virtex-II Pro FPGA进行设计时可以使用96个局部高速时钟，这些时钟的布线可保证时钟畸变保持在200 MHz SDR、DDR和QDR RAM接口所要求的范围内。ISE 6.1i还包括了针对主动时序收敛（ProActive Timing Closure）的用于逻辑布局的增强映射功能，支持基于物理位置做出映射决定 –从而可比ISE 5.2i额外获得快13%的时钟速度和高23%的利用率。同时，对于按钮式设计流程，ISE6.1i比ISE 5.2i提供了16%的性能提高。
ISE 6.1i在易用性方面设立了业界标准，其新特性和增强功能解决了传统设计瓶颈，可加快设计和验证过程。例如，项目浏览器（Project Navigator，先进的基于设计流程的项目管理器）支持Synplicity和Xilinx综合工具用户在同一项目中混合使用VHDL和Verilog HDL源代码，从而允许设计人员利用遗留的IP和HDL设计资源来获得尽可能好的结果。用户还可连接和启动Xilinx嵌入式设计套件（EDK） XPS项目管理器，并可使用新的自动网络更新（Automatic Web Update）功能。自动网络更新功能监视软件更新并通知用户，如果用户选择更新，则可下载所需要的文件，从而保证用户的ISE配置是最新的。
PACE（管脚和区块约束编辑器）提供了方便的图形化管脚布局和管理，新版软件中其功能大大增强并且还包括了对新的CPLD器件的支持。PACE现在还支持在实际编写HDL代码设计前输入管脚定义的功能，从而不必等待设计完成就可进行PCB布局。PACE还支持CSV（逗号分割值）双向文件传输，因此可更好地实现与PCB布局设计工具的集成。
新版软件现在支持多个HDL和SDF文件来匹配设计的原始层次结构，这一能力支持在时序仿真过程中更方便地进行调试。
赛灵思公司经过验证的软件和芯片领导地位加快了业界范围内从ASIC向FPGA技术的转变。而且面对不确定的市场形势、飞速上涨的NRE和掩膜成本以及不断缩短的上市时间窗口和产品生命周期，客户越来越希望找到更灵活的低成本解决方案。结合Virtex-II Pro和Spartan-3 FPGA的新的软件套件与提供了突破性价格点、器件密度和性能为设计人员提供了一个替代ASIC的理想解决方案。现在利用赛灵思公司先进的设计软件，设计人员只需要“按几下按钮”就可充分利用赛灵思公司提供的高达500万系统门的全球第一个90 nm FPGA系列——Spartan-3系列，大大缩短总体设计时间和成本，同时还避免了传统上与ASIC相关的验证难题。
此外，赛灵思解决方案为设计人员提供了一个比所谓的“结构化ASIC”更优异的解决方案。后者面临着开发时间长和前期成本高以及缺少赛灵思FPGA所具有的灵活性、价格低廉的软件工具和强大的IP库等多方面的问题。赛灵思FPGA内在的可重编程能力可加快设计调试并降低总体支持成本，从而使设计人员可更快地将产品推向市场。
