伪静态存储器的设计是用于直接替代静态随机存储器，即使内部存储器的操作并非静态。商业化的两种伪静态存储器分别是伪静态随机存储器及铁电随机存储器 (FRAM)。本文所描述的技术与电路可用于设计伪静态存储器，可直接替代静态存储器。通过移动电话中PSRAM的快速采用，及从BBSRAM向FRAM的持续迁移。
伪静态 (Pseudo-static) 存储器的设计是用于直接替代静态随机存储器 (SRAM) ，即使内部存储器的操作并非静态。商业化的两种伪静态存储器分别是伪静态随机存储器 (PSRAM) 及铁电随机存储器 (FRAM)。PSRAM针对慢速SRAM应用；当纯粹计算每个位的成本时具有竞争优势。FRAM针对电池后备SRAM (即BBSRAM) 应用，在系统成本及产品供应方面具有竞争力。FRAM还有一个目标用途是非易失性数据获得的应用，在这种应用中可以提供卓越的性能。本文将解释这两种伪静态存储器如何实现其功能及有助于简化系统设计人员的工作。
地址变换检测 (ATD) 是异步静态存储器的一个独特功能。此系列存储器芯片允许地址引脚在任何时间内以任何速率不断地变换，保证存储器在地址引脚稳定的tAA (地址存取时间) 内输出正确的数据 (见图1)。
这种时序灵活性使微控制器和微处理器设计者能轻易地控制存储器接口信号的相关时序。带直接存储器接口 (如非多路复用地址/数据) 的典型微控制器的片选输出及地址都是由同一时钟脉冲边沿驱动 (见图2)。虽然从CLK至 /CS (tCS) 及CLK至A (tADR) 的时间通常都作了规定，但对 /CS与A之间的相对时间通常不会在产品设计手册中提到，更遑论得到保证。对SRAM来说，这并不紧要。但唯一的要求是地址存取时间必须足够快。微控制器允许的时间是两个时钟脉冲周期 (T) 减去地址或片选信号传输延迟 (tADR与tCS的最大值) 及微控制器数据的建立时间 (tSU)。在大多数情况下，tADR与tCS的数值相同，因此，以哪种方式计算结果都一样。
为了控制引脚的数量，现代的微控制器上的每个引脚端口，几乎都不止一种用途。这种多功能性的一个副作用是，每个引脚都有不同的内部延迟。除非对每项延迟都进行特别控制，否则很可能至少有一个地址引脚信号比片选信号稍慢。外部因素也会使情况变得复杂。通用的系统设计技术涉及存储器与/或外围设备间共享地址总线的问题，但片选信号通常又不在外部设备之间共享。结果，即使保证地址信号输出在微控制器发出的片选信号之前，这种时序关系亦可能在存储器的引脚处丢失。对异步静态随机存储器来说，地址信号偏移失真无非就是所需的存取时间缩短，但这不会影响功能。而对伪静态存储器来说，片选信号与最慢的地址信号之间的相对时间却是个关键参数，下面将会加以说明。
伪静态随机存储器内部如动态随机存储器 (DRAM) 运行，因此，在内部存储器必须不断地刷新，以保持存储状态。此外，读取伪静态随机存储器单元的过程使单元内的信号衰减，需要一段时间来读出数据状态，并将信号恢复至其完整水平。见简化的图3，DRAM单元通过捕获单元电容器 (CCELL) 存储节点 (SN) 上的电荷来存储数据。
当单元存取时，晶体管会用作开关以进行控制。许多单元共用awn过程使单元内的信号递持存储器共用共用同一位线，每个晶体管的漏极寄生电容加上寄生的导线电容构成图3中标为CBL的净电容。存储在单元中的电荷通过存取晶体管与单元电容而随时间缓慢地漏失。在信号下降到可感知水平之前，必须刷新存储节点上的电压。此刷新时间在图中以tREF标明。当读取或刷新单元时，字线 (WL) 上升，保留在存储节点上的电荷在CCELL与CBL之间分配。然后，读出位线上的电压，以确定单元是一个“1”或“0”数据状态，而有关数据状态的满电压被恢复到存储节点上。
在电荷分配之后及恢复之前，存储节点上保留的电压可能下降到可感知水平之下。若在此临界点时间期间存取失败，随后存取至相同的位则可能会被错误地读出。因此，读取动态随机存储器的行为被认为具有破坏性。一旦动态随机存储器单元的存取开始，就必须进行至完成。动态随机存储器不能以静态随机存储器同样的方式来处理如图1所示的持续改变地址的情况。然而，动态随机存储器能够用于处理大多数微控制器系统中常见的有限时间不精确性。铁电存储器具有固有非易失性，不需要持续刷新，但是，铁电存储器与动态随机存储器一样具有破坏性的读取，而且，同样的技术可能应用于创建易于使用的伪静态铁电存储器。
图4所示为微控制器通常利用静态随机存储器ATD功能的另一种方式。多个微控制器复用一组地址与数据线，以减少完成外部存储器接口所需的引脚数目。在微控制器与存储器之间，必须插入一个外部锁存器，M提供锁存器启动信号 (ALE)，以控制此外部锁存器。当ALE下降时，在整个存储器存取期间，锁存器输入处的数据将在存储器输入处 (A/D[n:0]) 得到锁存与保持。一旦地址被锁存，微控制器就与A/D总线脱开，并且，在图4所示的读取情况下，会驱动 /RD信号降低。并非图4中所有地址都被锁存，而且锁存器的传输延迟会增加地址信号歪斜失真。
许多微处理器使用地址锁存器方法并不提供专用的芯片使能信号。在此情况下，高位地址可能用于逻辑译码，以在不同存储器芯片或其它外围设备之间作选择。存储器的 /CE引脚在存储器存取的整段时间内都保持低，地址更改是指示一次存取结束而另一次存取的开始。
为了将伪静态存储器直接替代静态存储器，它必须考虑下述地址偏移情况：
1.片选信号的偏移时间 (反转建立时间)
2.在ATD存取模式内地址变换的偏移时间
第一种情况可通过降低存取速度与延长存取周期很容易地解决。第二种情况的解决方案是增加冗余时间并作为伪静态存储器ATD执行过程的一部分。图5表明了简单的异步延迟电路，应用于片选信号的内部延迟，以使地址在外部片选信号下降之后，允许持续改变一段时间。
当负跳变信号建立所需要的时间很少在微控制器的数据手册中说明，而应该在各个系统中加以阐述，在大多数主流的设计中，这个时间都会5ns以下。这种简单方法的缺点是延迟了存储器存取的启动时间，从而直接地增加了存取时间。在高速条件下延迟需要确保-5ns的地址建立时间，在慢速的情况下可能要增加到12ns 的存取时间。因此，基于片选信号下降沿延时激活模式，伪静态存储器的供应商会提供不同速度等级的产品。比如，Ramtron公司的FM22L16 4M位并行接口铁电存储器芯片，在确保0ns地址信号建立时间的情况下，通常为55ns的存取时间。一个可编程的测试选项可灵活地满足客户的需求，使变化的地址信号建立时间扩展到 -5ns，但这样做会增加存取时间，达到70ns存取时间。
伪静态存储器ATD的实现实际上很简单又安全，完全兼容于静态随机存储器的运行。每个存储器设计人员都听说过关于ATD运行失败的可怕情况。对伪静态存储器，任何存取的开始，都必须执行到结束，而负跳变信号建立需要地址稳定，这样ATD就变成了非常简单的地址比较，即存取开始时锁存入芯片的地址与内部读出时输入端地址的比较。
对于铁电存储器，内部存取被分成读取阶段与写回阶段。这样做出于两方面的原因，首先，是SRAM后写入兼容性的要求，指的是在 /CE之后 /WE输入下降的可能性及在 /WE下降之后数据更改的可能性。其次，是内部数据总线宽度通常比外部总线宽度宽，若内部总线宽度是64位，外部总线宽度是16位，在写入周期期间，有48个增加的位都必须被读取与恢复。因此，所有铁电存储器的存取以读取开始，以读取运行，直至内部读出信息处理系统锁存的数据传输到外部数据通道。对读周期，检测信息处理系统数据传输到存储器的数据引脚上。对写周期，来自存储器数据引脚的数据传输到检测信息处理系统。因而，数据流动的方向，是读取与写入之间的惟一区别。在任一情况下，恢复与写回操作都是相同的，锁存入检测信息处理系统内的数据被传输回到单元内。图6说明了铁电存储器存取的数据流动。
在以前的铁电存储器中，/CE引脚单独控制各阶段之间的转变过程。/CE的下降沿开始读取阶段，/CE的上升沿开始恢复阶段。ATD功能的增加要求地址还能够启动各阶段之间的转变。图7说明了内部版的芯片使能信号 (cebint) 是如何改进实现ATD功能的。在图7中，外部信号以英文大写显示，内部信号则以英文小写显示。
如前所述，内部cebint信号比外部 /CE信号稍为延迟。当存取的读取阶段开始时，地址被锁存入内部。锁存控制信号被标记为alatch，锁存地址被标记为la[n:0]。读取阶段完成之前，外部地址的任何改变都被忽略。一旦读取阶段完成，如datardy (数据准备) 信号所示，若外部A[n:0] 总线与内部la[n:0] 总线不同，atd信号将升高。在图7中，外部地址在datardy升高之前改变，这样，atd信号在datardy之后马上升高。
如atd信号所指示，一旦检测到地址改变，内部cebint信号被强制升高，以开始恢复阶段。一旦恢复阶段完成，cebint的控制返回至外部 /CE引脚。当在恢复阶段完成时，若 /CE仍然很低，将在当前地址开始新的存取。在此执行过程中，存储器的恢复时间用于允许地址偏移时间。快速的地址变化将启动ATD，最慢的地址变化时间达到整个存储器的恢复时间。大多数伪静态存储器能够容许的地址偏移时间超过10ns或甚至20ns。
如图8所示，地址比较电路本身非常简单。为了简单起见，仅示出地址比较的一个位，每个地址位在虚线内的电路将重复。公共的比较信号 (com) 预充电至很高，当datardy信号变低时，放电路径被切断。当datardy升高时，放电路径被启动。然而，若A与la相同，每侧的一个NMOS晶体管将关闭，com信号将保持高，atd信号保持低。若A与la不同，一侧的所有三个NMOS晶体管将打开，并释放com节点电荷，然后锁住atd信号为高。
本文所描述的技术与电路可用于设计伪静态存储器，可直接替代静态存储器。通过移动电话中PSRAM的快速采用，及从BBSRAM向FRAM的持续迁移，这些设计的成功已得到了验证。
伪静态 (Pseudo-static) 存储器的设计是用于直接替代静态随机存储器 (SRAM) ，即使内部存储器的操作并非静态。商业化的两种伪静态存储器分别是伪静态随机存储器 (PSRAM) 及铁电随机存储器 (FRAM)。PSRAM针对慢速SRAM应用；当纯粹计算每个位的成本时具有竞争优势。FRAM针对电池后备SRAM (即BBSRAM) 应用，在系统成本及产品供应方面具有竞争力。FRAM还有一个目标用途是非易失性数据获得的应用，在这种应用中可以提供卓越的性能。本文将解释这两种伪静态存储器如何实现其功能及有助于简化系统设计人员的工作。
地址变换检测 (ATD) 是异步静态存储器的一个独特功能。此系列存储器芯片允许地址引脚在任何时间内以任何速率不断地变换，保证存储器在地址引脚稳定的tAA (地址存取时间) 内输出正确的数据 (见图1)。
这种时序灵活性使微控制器和微处理器设计者能轻易地控制存储器接口信号的相关时序。带直接存储器接口 (如非多路复用地址/数据) 的典型微控制器的片选输出及地址都是由同一时钟脉冲边沿驱动 (见图2)。虽然从CLK至 /CS (tCS) 及CLK至A (tADR) 的时间通常都作了规定，但对 /CS与A之间的相对时间通常不会在产品设计手册中提到，更遑论得到保证。对SRAM来说，这并不紧要。但唯一的要求是地址存取时间必须足够快。微控制器允许的时间是两个时钟脉冲周期 (T) 减去地址或片选信号传输延迟 (tADR与tCS的最大值) 及微控制器数据的建立时间 (tSU)。在大多数情况下，tADR与tCS的数值相同，因此，以哪种方式计算结果都一样。
为了控制引脚的数量，现代的微控制器上的每个引脚端口，几乎都不止一种用途。这种多功能性的一个副作用是，每个引脚都有不同的内部延迟。除非对每项延迟都进行特别控制，否则很可能至少有一个地址引脚信号比片选信号稍慢。外部因素也会使情况变得复杂。通用的系统设计技术涉及存储器与/或外围设备间共享地址总线的问题，但片选信号通常又不在外部设备之间共享。结果，即使保证地址信号输出在微控制器发出的片选信号之前，这种时序关系亦可能在存储器的引脚处丢失。对异步静态随机存储器来说，地址信号偏移失真无非就是所需的存取时间缩短，但这不会影响功能。而对伪静态存储器来说，片选信号与最慢的地址信号之间的相对时间却是个关键参数，下面将会加以说明。
伪静态随机存储器内部如动态随机存储器 (DRAM) 运行，因此，在内部存储器必须不断地刷新，以保持存储状态。此外，读取伪静态随机存储器单元的过程使单元内的信号衰减，需要一段时间来读出数据状态，并将信号恢复至其完整水平。见简化的图3，DRAM单元通过捕获单元电容器 (CCELL) 存储节点 (SN) 上的电荷来存储数据。
当单元存取时，晶体管会用作开关以进行控制。许多单元共用awn过程使单元内的信号递持存储器共用共用同一位线，每个晶体管的漏极寄生电容加上寄生的导线电容构成图3中标为CBL的净电容。存储在单元中的电荷通过存取晶体管与单元电容而随时间缓慢地漏失。在信号下降到可感知水平之前，必须刷新存储节点上的电压。此刷新时间在图中以tREF标明。当读取或刷新单元时，字线 (WL) 上升，保留在存储节点上的电荷在CCELL与CBL之间分配。然后，读出位线上的电压，以确定单元是一个“1”或“0”数据状态，而有关数据状态的满电压被恢复到存储节点上。
在电荷分配之后及恢复之前，存储节点上保留的电压可能下降到可感知水平之下。若在此临界点时间期间存取失败，随后存取至相同的位则可能会被错误地读出。因此，读取动态随机存储器的行为被认为具有破坏性。一旦动态随机存储器单元的存取开始，就必须进行至完成。动态随机存储器不能以静态随机存储器同样的方式来处理如图1所示的持续改变地址的情况。然而，动态随机存储器能够用于处理大多数微控制器系统中常见的有限时间不精确性。铁电存储器具有固有非易失性，不需要持续刷新，但是，铁电存储器与动态随机存储器一样具有破坏性的读取，而且，同样的技术可能应用于创建易于使用的伪静态铁电存储器。
图4所示为微控制器通常利用静态随机存储器ATD功能的另一种方式。多个微控制器复用一组地址与数据线，以减少完成外部存储器接口所需的引脚数目。在微控制器与存储器之间，必须插入一个外部锁存器，M提供锁存器启动信号 (ALE)，以控制此外部锁存器。当ALE下降时，在整个存储器存取期间，锁存器输入处的数据将在存储器输入处 (A/D[n:0]) 得到锁存与保持。一旦地址被锁存，微控制器就与A/D总线脱开，并且，在图4所示的读取情况下，会驱动 /RD信号降低。并非图4中所有地址都被锁存，而且锁存器的传输延迟会增加地址信号歪斜失真。
许多微处理器使用地址锁存器方法并不提供专用的芯片使能信号。在此情况下，高位地址可能用于逻辑译码，以在不同存储器芯片或其它外围设备之间作选择。存储器的 /CE引脚在存储器存取的整段时间内都保持低，地址更改是指示一次存取结束而另一次存取的开始。
为了将伪静态存储器直接替代静态存储器，它必须考虑下述地址偏移情况：
1.片选信号的偏移时间 (反转建立时间)
2.在ATD存取模式内地址变换的偏移时间
第一种情况可通过降低存取速度与延长存取周期很容易地解决。第二种情况的解决方案是增加冗余时间并作为伪静态存储器ATD执行过程的一部分。图5表明了简单的异步延迟电路，应用于片选信号的内部延迟，以使地址在外部片选信号下降之后，允许持续改变一段时间。
当负跳变信号建立所需要的时间很少在微控制器的数据手册中说明，而应该在各个系统中加以阐述，在大多数主流的设计中，这个时间都会5ns以下。这种简单方法的缺点是延迟了存储器存取的启动时间，从而直接地增加了存取时间。在高速条件下延迟需要确保-5ns的地址建立时间，在慢速的情况下可能要增加到12ns 的存取时间。因此，基于片选信号下降沿延时激活模式，伪静态存储器的供应商会提供不同速度等级的产品。比如，Ramtron公司的FM22L16 4M位并行接口铁电存储器芯片，在确保0ns地址信号建立时间的情况下，通常为55ns的存取时间。一个可编程的测试选项可灵活地满足客户的需求，使变化的地址信号建立时间扩展到 -5ns，但这样做会增加存取时间，达到70ns存取时间。
伪静态存储器ATD的实现实际上很简单又安全，完全兼容于静态随机存储器的运行。每个存储器设计人员都听说过关于ATD运行失败的可怕情况。对伪静态存储器，任何存取的开始，都必须执行到结束，而负跳变信号建立需要地址稳定，这样ATD就变成了非常简单的地址比较，即存取开始时锁存入芯片的地址与内部读出时输入端地址的比较。
对于铁电存储器，内部存取被分成读取阶段与写回阶段。这样做出于两方面的原因，首先，是SRAM后写入兼容性的要求，指的是在 /CE之后 /WE输入下降的可能性及在 /WE下降之后数据更改的可能性。其次，是内部数据总线宽度通常比外部总线宽度宽，若内部总线宽度是64位，外部总线宽度是16位，在写入周期期间，有48个增加的位都必须被读取与恢复。因此，所有铁电存储器的存取以读取开始，以读取运行，直至内部读出信息处理系统锁存的数据传输到外部数据通道。对读周期，检测信息处理系统数据传输到存储器的数据引脚上。对写周期，来自存储器数据引脚的数据传输到检测信息处理系统。因而，数据流动的方向，是读取与写入之间的惟一区别。在任一情况下，恢复与写回操作都是相同的，锁存入检测信息处理系统内的数据被传输回到单元内。图6说明了铁电存储器存取的数据流动。
在以前的铁电存储器中，/CE引脚单独控制各阶段之间的转变过程。/CE的下降沿开始读取阶段，/CE的上升沿开始恢复阶段。ATD功能的增加要求地址还能够启动各阶段之间的转变。图7说明了内部版的芯片使能信号 (cebint) 是如何改进实现ATD功能的。在图7中，外部信号以英文大写显示，内部信号则以英文小写显示。
如前所述，内部cebint信号比外部 /CE信号稍为延迟。当存取的读取阶段开始时，地址被锁存入内部。锁存控制信号被标记为alatch，锁存地址被标记为la[n:0]。读取阶段完成之前，外部地址的任何改变都被忽略。一旦读取阶段完成，如datardy (数据准备) 信号所示，若外部A[n:0] 总线与内部la[n:0] 总线不同，atd信号将升高。在图7中，外部地址在datardy升高之前改变，这样，atd信号在datardy之后马上升高。
如atd信号所指示，一旦检测到地址改变，内部cebint信号被强制升高，以开始恢复阶段。一旦恢复阶段完成，cebint的控制返回至外部 /CE引脚。当在恢复阶段完成时，若 /CE仍然很低，将在当前地址开始新的存取。在此执行过程中，存储器的恢复时间用于允许地址偏移时间。快速的地址变化将启动ATD，最慢的地址变化时间达到整个存储器的恢复时间。大多数伪静态存储器能够容许的地址偏移时间超过10ns或甚至20ns。
如图8所示，地址比较电路本身非常简单。为了简单起见，仅示出地址比较的一个位，每个地址位在虚线内的电路将重复。公共的比较信号 (com) 预充电至很高，当datardy信号变低时，放电路径被切断。当datardy升高时，放电路径被启动。然而，若A与la相同，每侧的一个NMOS晶体管将关闭，com信号将保持高，atd信号保持低。若A与la不同，一侧的所有三个NMOS晶体管将打开，并释放com节点电荷，然后锁住atd信号为高。
本文所描述的技术与电路可用于设计伪静态存储器，可直接替代静态存储器。通过移动电话中PSRAM的快速采用，及从BBSRAM向FRAM的持续迁移，这些设计的成功已得到了验证。
