【2005年3月10日，北京讯】 日前，德州仪器(TI)宣布推出采用先进65 纳米(nm)CMOS工艺技术的全功能无线数字基带器件。该解决方案实现了 TI 一年前在发布65纳米工艺细节时所做的承诺，此技术可使90纳米设计面积缩小一半，利用应变硅将晶体管的性能提高40%，并将空闲晶体管的功耗降低1,000倍。TI是最早推出可实际应用的65纳米产品的半导体制造商之一。
65纳米创新工艺将延长电池使用寿命
随着先进的多媒体及高端数字消费类电子功能不断提高对处理性能的要求，因此必须致力于低功耗半导体技术，这一点尤其重要。为此，TI在其65纳米平台上实施了一些创新的电源管理技术。
TI首先推出了SmartReflex动态电源管理技术，它可根据用户的性能要求自动调节电源电压，有助于控制诸如TI OMAPVox处理器等器件的功耗。通过采用SmartReflex，我们可以密切监控电路速度，以便动态地调节电压，实现在不降低系统性能的情况下准确地满足性能要求。因此，可以使用最低的功耗来支持每种工作频率，从而延长电池使用寿命并降低器件产生的热量。
TI的若干种创新技术中均采用了65纳米工艺技术，以降低晶体管在空闲时的功耗，如手机来电之前处于待机模式时的这段时间。上述创新技术包括 SRAM存储区的向后偏置 (back-biasing)、可使电压降至极低的保留触发电路，该电路无需重写逻辑或存储器内容。这些技术进步能够将功耗降低达1,000 倍。
SoC设计灵活性
TI一如既往地贯彻采用若干优化工艺技术这一方针策略，以平衡终端产品或应用的独特需求。而这一独特需求通过调节晶体管的门长度、阈值电压、门电介质厚度或偏置条件等即可实现。65纳米设计库可提供众多无可匹敌的选项，能够实现最高的设计灵活性与性能优化。
极低功耗的产品将有助于延长诸如3G无线手持终端、数码相机以及多媒体功能日益复杂的音频播放器等便携产品的电池使用寿命。中档产品同时支持基于DSP的产品以及TI用于通信基础设施产品的高性能 ASIC 库。TI 最高性能的65纳米工艺技术产品支持Sun微系统公司的UltraSPARC系列64位处理器。
实现模拟与数字集成
65纳米工艺将在未来产品中支持TI具有革命性的DRP架构，以便在单芯片无线解决方案中集成数字RF功能。通过在数字CMOS中处理RF功能，TI 降低了收发功能的制造成本及功耗，并释放了亟需的板级空间，使其能够用于先进的应用及功能。
此外，TI开发资源库还支持众多不同的阈值电压晶体管，为了优化电路系统可将这些晶体管组合起来以实现更低的功耗或更高的性能；并支持使用优化模拟晶体管与高密度MIM电容器的模拟/混合信号宏。就SoC设计而言，特别是那些针对注重芯片区域的便携式系统的设计而言，集成这些模拟功能可以实现更轻便、价格更低、移动性更高的应用。
充分利用最新材料与制造工艺
65纳米工艺包括多达11层与低 k 电介质集成的铜互连，该电介质为有机硅酸盐玻璃(OSG)，其k（介电常数）值为2.8~2.9。低k材料可以降低有源功耗并缩短器件互连层内部的电容以及传播延迟时间，从而提高了芯片的总体性能。其它改进技术还包括：在芯片处理过程中对晶体管通道的工艺应变诱导，以提高电子与空穴迁移率(hole mobility)；用于降低门以及源极/漏极电阻的硅化镍；以及超浅源极/漏极接面结合技术。差动失调分离器的独特用途在于其可以单独对NMOS与PMOS晶体管进行优化，从而提高性能，使功耗降至最低。
TI的65纳米工艺技术是针对200毫米与300毫米生产系统而开发的，预计将于2005年后期正式投产。
65纳米创新工艺将延长电池使用寿命
随着先进的多媒体及高端数字消费类电子功能不断提高对处理性能的要求，因此必须致力于低功耗半导体技术，这一点尤其重要。为此，TI在其65纳米平台上实施了一些创新的电源管理技术。
TI首先推出了SmartReflex动态电源管理技术，它可根据用户的性能要求自动调节电源电压，有助于控制诸如TI OMAPVox处理器等器件的功耗。通过采用SmartReflex，我们可以密切监控电路速度，以便动态地调节电压，实现在不降低系统性能的情况下准确地满足性能要求。因此，可以使用最低的功耗来支持每种工作频率，从而延长电池使用寿命并降低器件产生的热量。
TI的若干种创新技术中均采用了65纳米工艺技术，以降低晶体管在空闲时的功耗，如手机来电之前处于待机模式时的这段时间。上述创新技术包括 SRAM存储区的向后偏置 (back-biasing)、可使电压降至极低的保留触发电路，该电路无需重写逻辑或存储器内容。这些技术进步能够将功耗降低达1,000 倍。
SoC设计灵活性
TI一如既往地贯彻采用若干优化工艺技术这一方针策略，以平衡终端产品或应用的独特需求。而这一独特需求通过调节晶体管的门长度、阈值电压、门电介质厚度或偏置条件等即可实现。65纳米设计库可提供众多无可匹敌的选项，能够实现最高的设计灵活性与性能优化。
极低功耗的产品将有助于延长诸如3G无线手持终端、数码相机以及多媒体功能日益复杂的音频播放器等便携产品的电池使用寿命。中档产品同时支持基于DSP的产品以及TI用于通信基础设施产品的高性能 ASIC 库。TI 最高性能的65纳米工艺技术产品支持Sun微系统公司的UltraSPARC系列64位处理器。
实现模拟与数字集成
65纳米工艺将在未来产品中支持TI具有革命性的DRP架构，以便在单芯片无线解决方案中集成数字RF功能。通过在数字CMOS中处理RF功能，TI 降低了收发功能的制造成本及功耗，并释放了亟需的板级空间，使其能够用于先进的应用及功能。
此外，TI开发资源库还支持众多不同的阈值电压晶体管，为了优化电路系统可将这些晶体管组合起来以实现更低的功耗或更高的性能；并支持使用优化模拟晶体管与高密度MIM电容器的模拟/混合信号宏。就SoC设计而言，特别是那些针对注重芯片区域的便携式系统的设计而言，集成这些模拟功能可以实现更轻便、价格更低、移动性更高的应用。
充分利用最新材料与制造工艺
65纳米工艺包括多达11层与低 k 电介质集成的铜互连，该电介质为有机硅酸盐玻璃(OSG)，其k（介电常数）值为2.8~2.9。低k材料可以降低有源功耗并缩短器件互连层内部的电容以及传播延迟时间，从而提高了芯片的总体性能。其它改进技术还包括：在芯片处理过程中对晶体管通道的工艺应变诱导，以提高电子与空穴迁移率(hole mobility)；用于降低门以及源极/漏极电阻的硅化镍；以及超浅源极/漏极接面结合技术。差动失调分离器的独特用途在于其可以单独对NMOS与PMOS晶体管进行优化，从而提高性能，使功耗降至最低。
TI的65纳米工艺技术是针对200毫米与300毫米生产系统而开发的，预计将于2005年后期正式投产。
