Actel Libero IDE升级版为ProASIC Plus FPGA

Actel公司已提升其Libero? 集成设计环境 (IDE)，让用户使用该公司成功以Flash为基础ProASIC Plus现场可编程门阵列（FPGA）时，享有更快的时序收敛特性。通过时序器引擎Timer和时序驱动布局布线之间更紧密的集成，Libero v5.2 IDE提供的按钮流程结果往往可以达到甚或超越客户的要求，从而减少实现时序收敛所需的反复设计次数。



　　　此外，Actel的Libero v5.2 IDE连同强化了的Magma PALACE? v1.1物理综合软件，能令使用ProASIC Plus FPGA的设计人员获得平均20%的性能提升。Libero IDE的其它新特性包括增添了Actel的ChainBuilder软件，可让包含在菊花链路中的ProASIC Plus FPGA进行编程或测试，以及在Libero IDE中支持用于Actel Designer物理设计工具套件的Linux Red Hat 7.1平台。



　　　时序引擎Timer和时序驱动布局布线之间更紧密的集成，能针对用户的约束条件提供更高优先权，并且增强设计人员对布局布线的控制，有利于聚集各项时序要求。此外，Actel布线算法的最新改进也有助于提升ProASIC Plus器件的性能。而Magma的PALACE物理综合软件已进行升级，可额外提升ProASIC Plus器件的性能达平均10%。与Actel的Libero IDE相结合，应用容易的PALACE工具可接受经翻译的网表，并可根据约束条件、设计细节和互连模型作出最佳的布局决策。