SOC的出現，主要在於追求三點價值，首先是設計生產力(Design productivity)：如何讓有限的設計資源在最短時間內做出最大的chip；其次則是要追求設計品質(Design quality)：在SOC設計與先進製程下，每完成一顆晶片都需花費更高的成本與時間，在即時上市(time to market)的壓力下，透過更好的設計流程來改善設計品質也是不容忽視的課題。
第三個價值則是所謂的知識管理(Knowledge management)：對所謂的design house而言，其最重要的價值在於創造出IP及各種整合電路背後所隱含的知識力量，因此如何管理、並保持累積這些know-how，也值得思考。SOC概念的成形，使得IC設計世界產生了明顯的改變，特別是對習於做Me too產品的台灣而言，更是一個擺脫追隨者角色的絕佳機會。
SOC與ASIC存在本質上差異
上元科技副總周宇軍表示，SOC並非一個First solution，以無線通訊產品為例， 必須等RF等規格的制定趨於成熟，才算正式跨入SOC階段，由於規格制定多由國際大廠主導，常使台灣業者無從著力，被迫在後跟隨，然而SOC的出現，意味著戰場已由先期規格訂定，延伸到對既有產品的整合能力競賽，這部份正是台灣業者擅長之處。然而值得注意的是；相較於過去傳統IC設計，SOC不論在設計觀念、資源取得與商業模式皆充滿了本質上的差異。
SOC架構下商業模式變遷&台灣因應策略
雖然台灣迄今仍穩坐全球第二大IC設計國，然而卻同時面臨了來自內部與外在的雙重挑戰：首先，由於低價時代來臨，IC設計的高獲利榮景已不復見，此種現象也驅使許多國外IDM大廠(諸如Broadcom、Marvel、Samsung)開始改變策略，最明顯的莫過於透過業務外包模式(outsourcing給台灣或大陸)及與OEM大廠的直接聯繫結盟，不惜與台灣廠商在價格戰上短兵相接。此等來勢洶洶的攻勢，使過去習於以低價策略逼退外商、及僅著重服務國內系統廠商的台灣設計業者，感受到不小的壓力。
然而如前所述，新的產業型態往往會形成新的市場機會，對台灣而言，其最大的優勢在於既有的供應鏈仍根深蒂固的駐紮於台灣(晶圓製造、組裝、封裝、系統)，未來本地業者若要抵御外敵，首先應思考的是如何鞏固與OEM、系統廠、晶片供應商的串連合作，閉門造車的時代已經過去，與當地系統公司的合作除有助於前期產品規格定義，更能精確掌握應用面的即時動態，與系統觀念的強化。
在IP資源的使用上，目前業界普遍存在一種矛盾，即產品尚未開發、推廣、獲利便要耗費鉅資購買IP，其交易機制與風險分擔課題迄今似乎仍無法徹底解決，更重要的，是IC design house與IC design service彼此間如何分工，更攸關產品能否順利推出。
凡此種種，都說明了IC設計公司在SOC時代所面臨的課題，當然回歸基本面，SOC最重要的目的在於不斷地降低成本、整合軟體、硬體、製程、投資，使效率達到最佳化，因此未來業者必須採取更靈活彈性的策略，妥善進行策略合作，建立更高的進入障礙與加值服務，如此方能立於不敗之地。
SOC Design面臨組織、架構、製造端整合問題
明導國際亞太區技術經理李新基就EDA工具廠商觀點，以組織、架構與製造端三個角度點出SOC亟待整合的問題與解決之道，首先是組織間的障礙，由於SOC所牽涉到IP供應商、軟體廠商、線路佈局等研發團隊可能是來自印度、中國、歐美等不同種族與地域，因此若要充份整合，最重要的是要能建立一好的機制與基礎架構(透過網際網路)，使各領域成員能在同步狀態下溝通聯繫，並做資訊分享。
其次在架構方面，過去的ASIC可完全在H/W的發展環境下完成，只需注意到電路設計即可，一旦進入SOC，設計者必須面臨可能採用3rd Party的IP，更重要的是加入軟體的因素，因此如何建構一個軟/硬體系統協同驗證的環境是SOC最大挑戰，解決方法之一便透過一Core simulation engine建構一設計環境將軟硬體串連起來，並進行Co-work。再者，於類比與數位的整合方面，則應建立一Multi-Level的模擬環境，使類比/數位能順利驗證，意即理想的SOC驗證在於能對不同部份的block、用不同模擬的技巧來做simulation。
最後則是因應製造端的變化，隨著製程走向0.13微米，甚至90奈米，業界開始建立所謂的Resolution Enhancement技術，但此種做法會帶來一定的限制，最明顯的便是光學曝光不足的問題，對此便有OPC、PSM等做法因應，此外也引進DRC(Design Rule Checking)技術供設計者採用。
FPGA角色與測試課題日益重要
在SOC platform的觀念被接受之後，對FPGA而言是一個很好的發揮目標與機會，未來如Embedded core IP的觀念在FPGA上會逐漸被強調，意即可在FPGA上pre-design一個平台，使試產或小批量產的SOC產品快速面世。
至於SOC另一重要的課題即所謂的測試問題(Design for test)，隨著chip capacity增加及趨於複雜，使測試成本也跟著提高，一般測試可分Handling(上機台)、Non-Scan(AD/DC時間)、Scan、EDT等四階段，通常第三階段(Scan-based test)會佔據最大測試時間，為能使這段測試時間極小化，近來也有所謂Embedded Deterministic Test方式，以壓縮、解壓縮方式使test patterns size大幅縮小，不僅不必再升級測試機台，也可充份節省測試時間。
第三個價值則是所謂的知識管理(Knowledge management)：對所謂的design house而言，其最重要的價值在於創造出IP及各種整合電路背後所隱含的知識力量，因此如何管理、並保持累積這些know-how，也值得思考。SOC概念的成形，使得IC設計世界產生了明顯的改變，特別是對習於做Me too產品的台灣而言，更是一個擺脫追隨者角色的絕佳機會。
SOC與ASIC存在本質上差異
上元科技副總周宇軍表示，SOC並非一個First solution，以無線通訊產品為例， 必須等RF等規格的制定趨於成熟，才算正式跨入SOC階段，由於規格制定多由國際大廠主導，常使台灣業者無從著力，被迫在後跟隨，然而SOC的出現，意味著戰場已由先期規格訂定，延伸到對既有產品的整合能力競賽，這部份正是台灣業者擅長之處。然而值得注意的是；相較於過去傳統IC設計，SOC不論在設計觀念、資源取得與商業模式皆充滿了本質上的差異。
SOC架構下商業模式變遷&台灣因應策略
雖然台灣迄今仍穩坐全球第二大IC設計國，然而卻同時面臨了來自內部與外在的雙重挑戰：首先，由於低價時代來臨，IC設計的高獲利榮景已不復見，此種現象也驅使許多國外IDM大廠(諸如Broadcom、Marvel、Samsung)開始改變策略，最明顯的莫過於透過業務外包模式(outsourcing給台灣或大陸)及與OEM大廠的直接聯繫結盟，不惜與台灣廠商在價格戰上短兵相接。此等來勢洶洶的攻勢，使過去習於以低價策略逼退外商、及僅著重服務國內系統廠商的台灣設計業者，感受到不小的壓力。
然而如前所述，新的產業型態往往會形成新的市場機會，對台灣而言，其最大的優勢在於既有的供應鏈仍根深蒂固的駐紮於台灣(晶圓製造、組裝、封裝、系統)，未來本地業者若要抵御外敵，首先應思考的是如何鞏固與OEM、系統廠、晶片供應商的串連合作，閉門造車的時代已經過去，與當地系統公司的合作除有助於前期產品規格定義，更能精確掌握應用面的即時動態，與系統觀念的強化。
在IP資源的使用上，目前業界普遍存在一種矛盾，即產品尚未開發、推廣、獲利便要耗費鉅資購買IP，其交易機制與風險分擔課題迄今似乎仍無法徹底解決，更重要的，是IC design house與IC design service彼此間如何分工，更攸關產品能否順利推出。
凡此種種，都說明了IC設計公司在SOC時代所面臨的課題，當然回歸基本面，SOC最重要的目的在於不斷地降低成本、整合軟體、硬體、製程、投資，使效率達到最佳化，因此未來業者必須採取更靈活彈性的策略，妥善進行策略合作，建立更高的進入障礙與加值服務，如此方能立於不敗之地。
SOC Design面臨組織、架構、製造端整合問題
明導國際亞太區技術經理李新基就EDA工具廠商觀點，以組織、架構與製造端三個角度點出SOC亟待整合的問題與解決之道，首先是組織間的障礙，由於SOC所牽涉到IP供應商、軟體廠商、線路佈局等研發團隊可能是來自印度、中國、歐美等不同種族與地域，因此若要充份整合，最重要的是要能建立一好的機制與基礎架構(透過網際網路)，使各領域成員能在同步狀態下溝通聯繫，並做資訊分享。
其次在架構方面，過去的ASIC可完全在H/W的發展環境下完成，只需注意到電路設計即可，一旦進入SOC，設計者必須面臨可能採用3rd Party的IP，更重要的是加入軟體的因素，因此如何建構一個軟/硬體系統協同驗證的環境是SOC最大挑戰，解決方法之一便透過一Core simulation engine建構一設計環境將軟硬體串連起來，並進行Co-work。再者，於類比與數位的整合方面，則應建立一Multi-Level的模擬環境，使類比/數位能順利驗證，意即理想的SOC驗證在於能對不同部份的block、用不同模擬的技巧來做simulation。
最後則是因應製造端的變化，隨著製程走向0.13微米，甚至90奈米，業界開始建立所謂的Resolution Enhancement技術，但此種做法會帶來一定的限制，最明顯的便是光學曝光不足的問題，對此便有OPC、PSM等做法因應，此外也引進DRC(Design Rule Checking)技術供設計者採用。
FPGA角色與測試課題日益重要
在SOC platform的觀念被接受之後，對FPGA而言是一個很好的發揮目標與機會，未來如Embedded core IP的觀念在FPGA上會逐漸被強調，意即可在FPGA上pre-design一個平台，使試產或小批量產的SOC產品快速面世。
至於SOC另一重要的課題即所謂的測試問題(Design for test)，隨著chip capacity增加及趨於複雜，使測試成本也跟著提高，一般測試可分Handling(上機台)、Non-Scan(AD/DC時間)、Scan、EDT等四階段，通常第三階段(Scan-based test)會佔據最大測試時間，為能使這段測試時間極小化，近來也有所謂Embedded Deterministic Test方式，以壓縮、解壓縮方式使test patterns size大幅縮小，不僅不必再升級測試機台，也可充份節省測試時間。
