前言
ASIC研发流程中维持讯号的完整性，为业者是否能在项目时限内达到效能目标的关键因素，而技术扩充、提高时脉频率与达到更高的芯片整合度等因素，对于噪声与讯号完整性都会产生深远的影响。技术的扩充让相互连结与组件封装的重要性愈来愈高，而更高的时脉与讯号传输速度则对持续提高的讯号耦合程度产生影响，且更低的供电电压让噪声的严重性持续提高。运用精密的仿真程序，可于ASIC研发初期便解决各种研发限制因素，让OEM研发业者缩短研发流程，进而研发出最优秀的IC产品。
随着业界技术转移至130 nm与90 nm制程，串音（crosstalk）便成为主要的技术挑战之一。串音为芯片内部线路之间的寄生耦合（parasitic coupling）所产生的噪声，耦合现象为实体层面的非理想性质，起因为芯片铸造后会受到各种结构因素影响，如邻近线路、电路实体尺寸及电路与周围组件所使用的材质而导致。芯片亦受到各种逻辑闸系数而有所影响，如芯片内的组件（cell）功能与芯片中逻辑闸讯号间的互动。如此一来，在各种结构与逻辑闸系数产生互动后，使得串音分析工作更为复杂。
为了更实际、详细且精准地侦测出串音对芯片产生的影响，业者必须对芯片逻辑闸、电路布局和撷取方式等层面都拥有相关的专业知识。有些电路的结构性信息可以从设计中观察节取出，而部份逻辑信息则可轻易地从设计中的组件功能（cell function）中找到，但大多数的研发信息往往掌握于芯片研发厂商或设计业者手中，故现今业界所面临的挑战便是让各种分析工具能获得这些大量信息。
IC设计业者可根据撷取到的寄生数据，利用各种串音分析工具设定最糟状况下的分析条件。值得提醒的是，串音分析工具不应产生最乐观的结果，因这类结果可能会在实际电路中产生问题，现今各种工具内建的各种悲观性假设经常产生过多的串音警示报告，其中便包括真正的串音以及错误的串音警告（即错误的侦测报告）。若要修正所有悲观性分析软件所标记的串音状况，将往往超出研发时间、芯片空间与耗电量等因素的限制范围，同时大多数串音状况与数据模式（data-pattern）的种类有关，故不可能在测试阶段同时侦测到。因此，这类错误会在芯片嵌入至客户系统后才会发觉，而其解决成本相当昂贵，故业者必须找到并修正所有真正的串音现象，即所有真正会影响芯片效能的串音现象，为达到这项目标， IC研发业者须运用各种方法减少分析流程中的乐观假象，以便专注于克服真正的串音问题，并让修正程序自动化。
IC设计业者可以透过商业化的CAD解决方案整合四种串音消减技术，并把这些技术应用在IC电路布局输出流程中。
图1显示现有的维持讯号完整度的设计流程，其间使用一组现已供货的研发工具；其中紫色阴影的方块为Agere的专业软件，在此一流程中亦使用其它已商业化与专利化的工具。
图1的设计流程一开始运用Synopsys的Apollo/Astro工具设计各种Place and Route功能，IC设计内容储存在MilkyWay数据库中，图中的左侧显示高精准度的寄生撷取引擎，也就是运用Synopsys提供的StarRCXT建立SPEF规格且符合IEEE标准格式的档案。SPEF档案随后输入至两组串音分析引擎，也就是Cadence提供的AssuraSI 或CeltIC串音分析模块中，在处理SPEF档案后便产生两组输出资料。第一组数据是递增排列的标准延迟格式（standard delay format，SDF）档案，列出因串音所导致的时间差，之后这组档案会输入至静态时序分析模块，即Synopsys的PrimeTime，而如图1左侧所示，PrimeTime所产生的数据会输入至串音分析流程中。第二组串音分析资料为一组短脉冲（glitch）报告，详列出受影响电路（victim net）的短脉冲值。
图1当中的其余部份则包括减少分析过程中各种负面因素方法（找出真正的问题），并让修正流程自动化。根据PrimeTime时序分析工具中的时序窗口信息，可用来将运作讯号（aggressor）切割成不连续的分段，于同一时间内仅让同一分段的讯号可被启动（active）后，系统会单独分析每组讯号，而非一次分析所有运作中讯号，如此可降低延迟差距与讯号脉冲的大小。讯号切割功能将电路（net）切割成不连续的分段（set），每个分段的讯号在不同时间被启动，如扫瞄讯号在芯片测试时可被启动，但在考量正常的数据讯号时则可视为静态（即非运作状态）。脉冲过滤器能完整处理组件（cell）噪声等特性数据，消除讯号中的脉冲，避免脉冲扩散到整个组件。
而组件的噪声门坎视组件的种类以及其负载而定，时序窗口框（Timing Windows）、讯号分割及噪声过滤等技术的组合，一般可将有害脉冲占整个电路的比率从5.0%降低至0.5%，但对于内含数百万组电路的典型设计方案而言，0.5%的比率代表仍有5000组电路需要修复，若由人工修复如此多的电路，将是极为繁琐且易于出错的工作。
许多芯片设计业者透过Agere程序中的四种技术搭配各种商业性CAD程序，以修复各种串音问题，这些软件透过 (1) 插入缓冲器、(2) 改变导线间隔、(3) 隔离导线及(4) 变更逻辑闸尺寸等方式，以影响噪声与讯号的完整度。
透过缓冲器（逻辑闸）的置入来提升讯号完整度
透过缓冲器的置入是处理信号完整性时，一项有效的修复技术，它可以解决会造成功能性故障、延迟时间差和竞赛状况（race condition）等现象的电容串音噪声脉冲、过压与电压过低等问题。在经由place-and route流程后，IC已具备充裕的弹性，能进行各种变更以容纳新的缓冲器，因此解决讯号真实度的问题便变得相当棘手，尤其是受串音影响的电路数量相当大时。这些研发流程会执行后「布线与绕线」（post place and route）的缓冲区置入作业，将噪声与延迟参数调校至最佳化状态，并尽可能置入最少的缓冲器。
整个缓冲器置入流程如图2所示。其观念是将缓冲器置入（BI）调校算法与串音软件（AssureaSI、CeltIC）整合至噪声收敛/时序回路终止技术（图2中的右侧循环与内部循环），迅速减少受噪声影响的电路数量，并大幅缩短芯片设计的周期时间。外部循环须等内部循环完成收敛，且受噪声影响的电路数量降低后才能启动。
BI算法会在受串音影响的电路上反复置入少量的缓冲器，并透过讯号真实度工具在每次作业间撷取回馈的串音数据，故BI流程须仰赖精准的电路仿真功能，仿真针对受影响电路缓慢置入缓冲器所产生的噪声影响。
应该注意的是，加入的缓冲器须尽可能减少其数量，因为插入大量的缓冲器可能造成电路布局上的混乱，必须重新计算电路的寄生效应及重新估算讯号真实度，进而延长设计的周期时间。此外，若加入过多缓冲器，设计者须将受影响电路转换成运作电路，反而增加受影响电路的数量，与原本降低的目标背道而驰。幸运的是，大多数有串音问题的电路仅须置入少量的缓冲器即可克服串音问题。
改进导线间隔、遮蔽、以及逻辑闸尺寸以提高讯号真实度
除了置入缓冲器之外，加大导线之间的间隔或遮蔽受影响的电路，也可降低耦合电容与感应脉冲的大小，进而改善设计方案的讯号真实度，并节省下增加芯片尺寸所衍生的成本。同样地，加大受影响电路的逻辑闸亦能减低脉冲大小。
业者可于IC设计流程中使用电路空间工具（X2）、导线隔离工具（WSD）或逻辑闸尺寸调整（GS）工具，使用方法则类似BI软件，不仅可改变SPEF，更可模拟集线器（router）的动作。此时系统会再进行一次串音分析，若脉冲与时序结果可被接受，仿真作业就会实际执行，不必再执行缆线程序中极为费时的测试循环。
举例来说，在某个ASIC设计项目中运用Agere的COM2（160 nm）制程技术时，一组内含215K电路与390组脉冲问题的区块，在执行过一次Apollo ECO绕线空间调整指令集（script）之后，脉冲问题数量降至11；在另一个案例中采用Agere的COM2H （140 nm）制程技术，一个内含103K电路的IC区块内含94组脉冲问题，在执行一次电路空间调整循环后，脉冲问题数量减至10组，再经过一次缓冲器置入流程后，数量由10进一步降低至3。
展望未来的半导体设计，在130 nm与90 nm技术世代中，串音所引发的噪声极可能是导致芯片故障的重要因素。以往IC设计业者都运用Synopsys 与Magma等设计自动化方案厂商所提供的各种CAD工具，尽管这些工具在布线与绕线阶段能侦测到串音，但其功能尚未完全成熟，故无法消除所有的串音现象。但现在业者可运用缓冲器置入、布线间距调整等技术，以研发更加完善的设计解决方案。
ASIC研发流程中维持讯号的完整性，为业者是否能在项目时限内达到效能目标的关键因素，而技术扩充、提高时脉频率与达到更高的芯片整合度等因素，对于噪声与讯号完整性都会产生深远的影响。技术的扩充让相互连结与组件封装的重要性愈来愈高，而更高的时脉与讯号传输速度则对持续提高的讯号耦合程度产生影响，且更低的供电电压让噪声的严重性持续提高。运用精密的仿真程序，可于ASIC研发初期便解决各种研发限制因素，让OEM研发业者缩短研发流程，进而研发出最优秀的IC产品。
随着业界技术转移至130 nm与90 nm制程，串音（crosstalk）便成为主要的技术挑战之一。串音为芯片内部线路之间的寄生耦合（parasitic coupling）所产生的噪声，耦合现象为实体层面的非理想性质，起因为芯片铸造后会受到各种结构因素影响，如邻近线路、电路实体尺寸及电路与周围组件所使用的材质而导致。芯片亦受到各种逻辑闸系数而有所影响，如芯片内的组件（cell）功能与芯片中逻辑闸讯号间的互动。如此一来，在各种结构与逻辑闸系数产生互动后，使得串音分析工作更为复杂。
为了更实际、详细且精准地侦测出串音对芯片产生的影响，业者必须对芯片逻辑闸、电路布局和撷取方式等层面都拥有相关的专业知识。有些电路的结构性信息可以从设计中观察节取出，而部份逻辑信息则可轻易地从设计中的组件功能（cell function）中找到，但大多数的研发信息往往掌握于芯片研发厂商或设计业者手中，故现今业界所面临的挑战便是让各种分析工具能获得这些大量信息。
IC设计业者可根据撷取到的寄生数据，利用各种串音分析工具设定最糟状况下的分析条件。值得提醒的是，串音分析工具不应产生最乐观的结果，因这类结果可能会在实际电路中产生问题，现今各种工具内建的各种悲观性假设经常产生过多的串音警示报告，其中便包括真正的串音以及错误的串音警告（即错误的侦测报告）。若要修正所有悲观性分析软件所标记的串音状况，将往往超出研发时间、芯片空间与耗电量等因素的限制范围，同时大多数串音状况与数据模式（data-pattern）的种类有关，故不可能在测试阶段同时侦测到。因此，这类错误会在芯片嵌入至客户系统后才会发觉，而其解决成本相当昂贵，故业者必须找到并修正所有真正的串音现象，即所有真正会影响芯片效能的串音现象，为达到这项目标， IC研发业者须运用各种方法减少分析流程中的乐观假象，以便专注于克服真正的串音问题，并让修正程序自动化。
IC设计业者可以透过商业化的CAD解决方案整合四种串音消减技术，并把这些技术应用在IC电路布局输出流程中。
图1显示现有的维持讯号完整度的设计流程，其间使用一组现已供货的研发工具；其中紫色阴影的方块为Agere的专业软件，在此一流程中亦使用其它已商业化与专利化的工具。
图1的设计流程一开始运用Synopsys的Apollo/Astro工具设计各种Place and Route功能，IC设计内容储存在MilkyWay数据库中，图中的左侧显示高精准度的寄生撷取引擎，也就是运用Synopsys提供的StarRCXT建立SPEF规格且符合IEEE标准格式的档案。SPEF档案随后输入至两组串音分析引擎，也就是Cadence提供的AssuraSI 或CeltIC串音分析模块中，在处理SPEF档案后便产生两组输出资料。第一组数据是递增排列的标准延迟格式（standard delay format，SDF）档案，列出因串音所导致的时间差，之后这组档案会输入至静态时序分析模块，即Synopsys的PrimeTime，而如图1左侧所示，PrimeTime所产生的数据会输入至串音分析流程中。第二组串音分析资料为一组短脉冲（glitch）报告，详列出受影响电路（victim net）的短脉冲值。
图1当中的其余部份则包括减少分析过程中各种负面因素方法（找出真正的问题），并让修正流程自动化。根据PrimeTime时序分析工具中的时序窗口信息，可用来将运作讯号（aggressor）切割成不连续的分段，于同一时间内仅让同一分段的讯号可被启动（active）后，系统会单独分析每组讯号，而非一次分析所有运作中讯号，如此可降低延迟差距与讯号脉冲的大小。讯号切割功能将电路（net）切割成不连续的分段（set），每个分段的讯号在不同时间被启动，如扫瞄讯号在芯片测试时可被启动，但在考量正常的数据讯号时则可视为静态（即非运作状态）。脉冲过滤器能完整处理组件（cell）噪声等特性数据，消除讯号中的脉冲，避免脉冲扩散到整个组件。
而组件的噪声门坎视组件的种类以及其负载而定，时序窗口框（Timing Windows）、讯号分割及噪声过滤等技术的组合，一般可将有害脉冲占整个电路的比率从5.0%降低至0.5%，但对于内含数百万组电路的典型设计方案而言，0.5%的比率代表仍有5000组电路需要修复，若由人工修复如此多的电路，将是极为繁琐且易于出错的工作。
许多芯片设计业者透过Agere程序中的四种技术搭配各种商业性CAD程序，以修复各种串音问题，这些软件透过 (1) 插入缓冲器、(2) 改变导线间隔、(3) 隔离导线及(4) 变更逻辑闸尺寸等方式，以影响噪声与讯号的完整度。
透过缓冲器（逻辑闸）的置入来提升讯号完整度
透过缓冲器的置入是处理信号完整性时，一项有效的修复技术，它可以解决会造成功能性故障、延迟时间差和竞赛状况（race condition）等现象的电容串音噪声脉冲、过压与电压过低等问题。在经由place-and route流程后，IC已具备充裕的弹性，能进行各种变更以容纳新的缓冲器，因此解决讯号真实度的问题便变得相当棘手，尤其是受串音影响的电路数量相当大时。这些研发流程会执行后「布线与绕线」（post place and route）的缓冲区置入作业，将噪声与延迟参数调校至最佳化状态，并尽可能置入最少的缓冲器。
整个缓冲器置入流程如图2所示。其观念是将缓冲器置入（BI）调校算法与串音软件（AssureaSI、CeltIC）整合至噪声收敛/时序回路终止技术（图2中的右侧循环与内部循环），迅速减少受噪声影响的电路数量，并大幅缩短芯片设计的周期时间。外部循环须等内部循环完成收敛，且受噪声影响的电路数量降低后才能启动。
BI算法会在受串音影响的电路上反复置入少量的缓冲器，并透过讯号真实度工具在每次作业间撷取回馈的串音数据，故BI流程须仰赖精准的电路仿真功能，仿真针对受影响电路缓慢置入缓冲器所产生的噪声影响。
应该注意的是，加入的缓冲器须尽可能减少其数量，因为插入大量的缓冲器可能造成电路布局上的混乱，必须重新计算电路的寄生效应及重新估算讯号真实度，进而延长设计的周期时间。此外，若加入过多缓冲器，设计者须将受影响电路转换成运作电路，反而增加受影响电路的数量，与原本降低的目标背道而驰。幸运的是，大多数有串音问题的电路仅须置入少量的缓冲器即可克服串音问题。
改进导线间隔、遮蔽、以及逻辑闸尺寸以提高讯号真实度
除了置入缓冲器之外，加大导线之间的间隔或遮蔽受影响的电路，也可降低耦合电容与感应脉冲的大小，进而改善设计方案的讯号真实度，并节省下增加芯片尺寸所衍生的成本。同样地，加大受影响电路的逻辑闸亦能减低脉冲大小。
业者可于IC设计流程中使用电路空间工具（X2）、导线隔离工具（WSD）或逻辑闸尺寸调整（GS）工具，使用方法则类似BI软件，不仅可改变SPEF，更可模拟集线器（router）的动作。此时系统会再进行一次串音分析，若脉冲与时序结果可被接受，仿真作业就会实际执行，不必再执行缆线程序中极为费时的测试循环。
举例来说，在某个ASIC设计项目中运用Agere的COM2（160 nm）制程技术时，一组内含215K电路与390组脉冲问题的区块，在执行过一次Apollo ECO绕线空间调整指令集（script）之后，脉冲问题数量降至11；在另一个案例中采用Agere的COM2H （140 nm）制程技术，一个内含103K电路的IC区块内含94组脉冲问题，在执行一次电路空间调整循环后，脉冲问题数量减至10组，再经过一次缓冲器置入流程后，数量由10进一步降低至3。
展望未来的半导体设计，在130 nm与90 nm技术世代中，串音所引发的噪声极可能是导致芯片故障的重要因素。以往IC设计业者都运用Synopsys 与Magma等设计自动化方案厂商所提供的各种CAD工具，尽管这些工具在布线与绕线阶段能侦测到串音，但其功能尚未完全成熟，故无法消除所有的串音现象。但现在业者可运用缓冲器置入、布线间距调整等技术，以研发更加完善的设计解决方案。
