Cadence设计系统公司5月24日宣布，一个合格的设计参考流程通过了可用性验证，该参考流程可与IBM-Chartered 90纳米工艺平台兼容。Cadence设计参考流程可与由Artisan公司为IBM-Chartered跨平台设计合作计划（design enablement program）提供的知识产权（IP）无缝结合。在同IBM公司的共同开发下，基于Cadence Encounter数字IC设计平台的RTL-to-GDSII设计参考流程在整个设计链中都实现了优化。它为芯片设计师们完成从RTL到硅芯片（first-pass silicon）的片上系统（SoC）设计提供了可预测的途径。
该设计参考流程融合了Cadence当前的主流技术，包括Encounter RTL Compiler全局综合器、Encounter Test解决方案以及NanoRoute统一布线及物理优化技术。
该共同开发的设计参考流程使用了以布线为中心的方法，解决了关键的90纳米SoC问题（包括低能耗设计、信号完整性以及测试设计等各个方面）并实现了较高的硅质量（QoS）。QoS使用布线来衡量一个设计的物理特征，包括改进的面积利用率、更高的性能以及更低的能耗。
Cadence同时提供90纳米设计参考流程工具包，希望获得此工具包的专业人士可写信给IBM_Foundry_Support@cadence.com。相关信息，敬请访问：http://www-06.ibm.com/chips/techlib/techlib.nsf/productfamilies/Foundry
该设计参考流程融合了Cadence当前的主流技术，包括Encounter RTL Compiler全局综合器、Encounter Test解决方案以及NanoRoute统一布线及物理优化技术。
该共同开发的设计参考流程使用了以布线为中心的方法，解决了关键的90纳米SoC问题（包括低能耗设计、信号完整性以及测试设计等各个方面）并实现了较高的硅质量（QoS）。QoS使用布线来衡量一个设计的物理特征，包括改进的面积利用率、更高的性能以及更低的能耗。
Cadence同时提供90纳米设计参考流程工具包，希望获得此工具包的专业人士可写信给IBM_Foundry_Support@cadence.com。相关信息，敬请访问：http://www-06.ibm.com/chips/techlib/techlib.nsf/productfamilies/Foundry
