IC设计语言即将改朝换代你会用System Verilog吗

在工艺技术进入130nm世代以后，由于IC设计团队已经没有太多可以反复进行respin的资源(每respin一次的直接成本约是100万美金左右甚至更高)，因此EDA工具业界喊出了Design for Verification(DFV，为验证而设计)的口号，希望能让芯片设计团队可以先透过模型验证的手段，在芯片送到晶圆厂试产之前，就发现芯片设计可能存在的问题并预先予以解决，并借此降低芯片的总体研发成本。

Verilog语言的出现，便是EDA工具业界试图实践DFV方法所提出的第一个对策，然而，这个对策对于90年代末期所兴起的SoC设计风潮，显然力有未逮。为此，建立于Verilog语言基础之上的SystemVerilog，遂成为EDA工具供货商竞相投入研发资源的次世代硬件建模语言。
　　
Verilog过于冗长  不符SoC设计需求

自从上个世纪90年代末，IC设计业开始进入SoC时代起，为了硬件建模（hardware-modeling）需求而产生的Verilog语言便开始出现不敷设计人员所需的情况。该语言应用在某些较为单纯的设计项目或许还能胜任，但是一旦设计项目为众多IP区块整合而成的SoC时，该语言过于冗长的缺点，以及薄弱的系统级结构建模能力变暴露了出来。过于冗长的语言，意味着人工输入的工作份量较重，相对的也使得人工输入错误造成设计Bug的机率大增，同时，可能动辄数百行、甚至上千行的程序语言，设计人员维护起来也相当吃力。
为了改善Verilog的缺点，EDA工具业界形成了要在Verilog的基础之上创造出新一代语言的共识，而SystemVerilog便是这个努力的成果。与过去的Verilog相比，在典型的状况下，System Verilog的程序代码行数仅有1/2到1/5不等，大大缩减了设计团队的程序输入时间，并连带降低了出错的机率。
　　
System Verilog开发环境已准备就绪

虽然System Verilog已经在IC设计业与EDA工具业界引起讨论许多年，但完整的SystemVerilog设计流程环境直到最近才终于由EDA工具大厂Synopsys补上拼图的最后，并且也是最关键的两块——SystemVerilog Verification IP组件库与SystemVerilog parser。至此，IC设计团队终于可以用完整的SystemVerilog环境来进行设计开发项目。

事实上，不只是Synopsys对外公开完整的SystemVerilog设计流程环境，几家主要的IC设计工具的供货商也都有各自的SystemVerilog语言支持计划，包含Cadence、Mentor Graphic等专攻ASIC设计领域的EDA工具厂商以及Altera、Synplicity等FPGA设计工具供应者。显然，SystemVerilog已经形成一股不可逆的趋势，不管IC设计团队要设计ASIC，或是要以FPGA作为Prototype，甚至是直接用FPGA进行量产，熟悉SystemVerilog都将是必然的趋势。

或许，几年之后，IC设计公司的征才条件将加上熟悉SystemVerilog这项资格要求。目前身处IC设计领域的工程师读者们，对于SystemVerilog的后续发展，务必投以高度关注。