Cadence 设计系统公司（NASDAQ:CDNS）与中芯国际集成电路制造有限公司（SMIC）（NYSE: SMI; SEHK: 0981.HK）今天宣布，两家公司已经联合开发出低功耗数字设计参考流程，支持SMIC先进的90纳米工艺技术。该设计参考流程包含对Cadence® Encounter®时序系统的支持，以满足设计师为计算机、消费电子、网络及无线产品市场开发集成电路越来越高的需求。
该设计参考流程结合了Cadence Encounter数字IC设计平台和Cadence可制造性设计(DFM）技术，攻克了低功耗、复杂的层次设计、时序及信号集成（SI）签收等纳米设计的挑战。该设计参考流程使用SMIC的90纳米工艺技术进行开发，通过了样品设计验证。Cadence作为最早与SMIC合作的电子设计自动化公司之一，与SMIC一起推出了90纳米Encounter低功耗系统级芯片设计参考流程。Cadence的新技术如Encounter时序系统已结合到该流程中，用于静态时序分析（STA）签收。
“与Cadence的合作帮助我们达成继续推动中国和全球半导体市场发展的目标。”SMIC设计服务部副总裁欧阳雄说，“作为复杂低功耗及数字设计解决方案的领导者，Cadence提供了独特的技术与专业知识，设计了这一参考设计流程。这一90纳米SMIC低功耗参考设计流程，有Encounter时序系统及其它来自Cadence的尖端数字IC设计技术推动，加上SMIC的工艺技术，将确保我们的客户获得极高的质量和生产力，并提供了更快、更有效、风险更低的投片方式。”
这套“SMIC-Cadence设计参考流程”是一套完整的Encounter低功耗系统级芯片设计参考流程，其重点在于90纳米系统级芯片（SoC）的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。Encounter低功耗流程是业界首个为现代系统级芯片节能需求而设计的完整的低功耗解决方案之一。设计、实现和验证技术完整结合，让设计师的工作效率大大提升。该设计参考流程采用了Cadence Encounter以连线为首要考量的连续收敛方法，让设计师可以迅速得到可行的网表和虚拟原型，在设计周期的初期就可以分析及优化功耗、时序、SI和布线。
此外，该流程为设计师提供了一个全面的平台，强调快速、精确与自动时序、功耗与SI收敛，提高了Encounter的低功耗性能。它解决了层次模块分割、物理时序优化、3-D RC提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。该流程让设计师可以用系统性的、可预测的方式进行设计和优化，得到最高质量的芯片。
“我们很高兴与SMIC合作推出基于90纳米工艺技术的参考设计流程。”Cadence产业联盟业务发展部副总裁Mike McAweeney说。“我们与SMIC的合作让我们的客户在设计链上又有了一个重要的关联，保证了从概念到投片的整个设计链的可制造性考量。它照顾了中国越来越多的制造厂和设计公司的需求，而他们一直依赖于Cadence的数字IC设计流程。”
SMIC-Cadence低功耗数字设计参考流程是创造次130纳米的节能系统级芯片的起点。该流程融合了Cadence的多种独创技术，包括优化功耗的设计流程、Encounter时序系统、Encounter RTL编译器全局优化、Encounter低功耗系统级芯片参考设计流程、Cadence提取技术、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 纳米延时计算器（NDC），使用高度精确的有效电流源延时模型（ECSM），降低了低功耗消费应用电子产品的扩产时间。
该设计参考流程结合了Cadence Encounter数字IC设计平台和Cadence可制造性设计(DFM）技术，攻克了低功耗、复杂的层次设计、时序及信号集成（SI）签收等纳米设计的挑战。该设计参考流程使用SMIC的90纳米工艺技术进行开发，通过了样品设计验证。Cadence作为最早与SMIC合作的电子设计自动化公司之一，与SMIC一起推出了90纳米Encounter低功耗系统级芯片设计参考流程。Cadence的新技术如Encounter时序系统已结合到该流程中，用于静态时序分析（STA）签收。
“与Cadence的合作帮助我们达成继续推动中国和全球半导体市场发展的目标。”SMIC设计服务部副总裁欧阳雄说，“作为复杂低功耗及数字设计解决方案的领导者，Cadence提供了独特的技术与专业知识，设计了这一参考设计流程。这一90纳米SMIC低功耗参考设计流程，有Encounter时序系统及其它来自Cadence的尖端数字IC设计技术推动，加上SMIC的工艺技术，将确保我们的客户获得极高的质量和生产力，并提供了更快、更有效、风险更低的投片方式。”
这套“SMIC-Cadence设计参考流程”是一套完整的Encounter低功耗系统级芯片设计参考流程，其重点在于90纳米系统级芯片（SoC）的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。Encounter低功耗流程是业界首个为现代系统级芯片节能需求而设计的完整的低功耗解决方案之一。设计、实现和验证技术完整结合，让设计师的工作效率大大提升。该设计参考流程采用了Cadence Encounter以连线为首要考量的连续收敛方法，让设计师可以迅速得到可行的网表和虚拟原型，在设计周期的初期就可以分析及优化功耗、时序、SI和布线。
此外，该流程为设计师提供了一个全面的平台，强调快速、精确与自动时序、功耗与SI收敛，提高了Encounter的低功耗性能。它解决了层次模块分割、物理时序优化、3-D RC提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。该流程让设计师可以用系统性的、可预测的方式进行设计和优化，得到最高质量的芯片。
“我们很高兴与SMIC合作推出基于90纳米工艺技术的参考设计流程。”Cadence产业联盟业务发展部副总裁Mike McAweeney说。“我们与SMIC的合作让我们的客户在设计链上又有了一个重要的关联，保证了从概念到投片的整个设计链的可制造性考量。它照顾了中国越来越多的制造厂和设计公司的需求，而他们一直依赖于Cadence的数字IC设计流程。”
SMIC-Cadence低功耗数字设计参考流程是创造次130纳米的节能系统级芯片的起点。该流程融合了Cadence的多种独创技术，包括优化功耗的设计流程、Encounter时序系统、Encounter RTL编译器全局优化、Encounter低功耗系统级芯片参考设计流程、Cadence提取技术、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 纳米延时计算器（NDC），使用高度精确的有效电流源延时模型（ECSM），降低了低功耗消费应用电子产品的扩产时间。
