瑞士日内瓦和美国加州Santa Clara 2005年9月14日讯–提供颠覆传统SOC设计方法的可配置处理器技术, 目前该领域全球唯一自动化设计方案的供应商—Tensilica（泰思立达）公司宣布，意法半导体公司(ST)(NYSE:STM)采用Tensilica的Xtensa V 可配置处理器内核的芯片在90纳米的工艺下的第一次流片的成功证明了Tensilica公司的这款可配置处理器内核可以达到500 MHz的时钟速率。意法半导体公司即将在几个月后进行第二次设计流片，该设计将使用Tensilica公司的Xtensa LX处理器内核，在90纳米的工艺下其仿真速度最快将可以达到700 MHz。因此，Tensilica公司的Xtensa LX处理器内核也将成为工业界最快的可综合的、且可配置的处理器内核。
ST公司配置Tensilica的Xtensa V处理器内核将用于典型的网络多核应用，并利用专门的32k-byte cache设计和先进的物理综合技术在90纳米的工艺下进行优化。其流片出来的芯片在0.9V电压下操作频率可以达到500 MHz，同时保证了相当低的功耗，只有0.16 mW/MHz.
这些结果使Tensilica的Xtensa LX和Xtensa V处理器内核无论是在传统的CPU控制中应用，还是作用于高速应用的加速--例如作为RTL（寄存器传输级）模块设计的替代选择，都具有无可比拟的吸引力。Tensilica的Xtensa可配置处理器内核除了作为完全可编程的32位处理器以外，还可以使整个系统的设计更快，它能够自动验证，并且它的结构保证了其正确性。设计者可以在Tensilica公司的XPRES编译器上运行已有的C/C++算法来自动的在一个小时内对Xtensa LX处理器内核进行定制，而一个典型的RTL的设计周期一般需要6到9个月的设计投入。
Tensilica公司与ST公司在该实验项目上密切合作，以评估利用Xtensa处理器内核进行设计的速度和难易度。“我们由衷的感谢ST公司的努力，证明了Xtensa LX处理器内核是最快的、可综合的可配置处理器内核。我们双方的客户都确信通过使用 ST公司90纳米的设计平台，他们可以取得他们所需要的高性能。”Tensilica 公司的CEO Chris Rowen先生说，“而那些对时钟速率要求很多的设计团队应该关注ST公司的高性能90纳米工艺.”
ST公司90 纳米的设计平台是针对片上系统（SoC）和ASIC在无线、消费电子及网络应用的解决方案。它的特色包括：高达9层的金属的铜互连，低k电介系数，双闸氧化以及dual-Vt晶体管。其标准单元库含有1000多个门单元，门延迟为11ps，库密度每平方毫米超过400,000个门。
“我们许多的ASIC客户将Tensilica的Xtensa 处理器内核看作是能够增加其设计灵活性的选择，特别是在他们要在90纳米的工艺上投资时，”意法半导体公司WLI部门ASIC BU总监Flavio Benetti说，“这些处理器内核显示出来的如此高的时钟速率和可扩展性使他们成为替代RTL设计的极具吸引力的方式，特别是它们可以很快的被修改以满足特殊的应用的需求。”
ST公司配置Tensilica的Xtensa V处理器内核将用于典型的网络多核应用，并利用专门的32k-byte cache设计和先进的物理综合技术在90纳米的工艺下进行优化。其流片出来的芯片在0.9V电压下操作频率可以达到500 MHz，同时保证了相当低的功耗，只有0.16 mW/MHz.
这些结果使Tensilica的Xtensa LX和Xtensa V处理器内核无论是在传统的CPU控制中应用，还是作用于高速应用的加速--例如作为RTL（寄存器传输级）模块设计的替代选择，都具有无可比拟的吸引力。Tensilica的Xtensa可配置处理器内核除了作为完全可编程的32位处理器以外，还可以使整个系统的设计更快，它能够自动验证，并且它的结构保证了其正确性。设计者可以在Tensilica公司的XPRES编译器上运行已有的C/C++算法来自动的在一个小时内对Xtensa LX处理器内核进行定制，而一个典型的RTL的设计周期一般需要6到9个月的设计投入。
Tensilica公司与ST公司在该实验项目上密切合作，以评估利用Xtensa处理器内核进行设计的速度和难易度。“我们由衷的感谢ST公司的努力，证明了Xtensa LX处理器内核是最快的、可综合的可配置处理器内核。我们双方的客户都确信通过使用 ST公司90纳米的设计平台，他们可以取得他们所需要的高性能。”Tensilica 公司的CEO Chris Rowen先生说，“而那些对时钟速率要求很多的设计团队应该关注ST公司的高性能90纳米工艺.”
ST公司90 纳米的设计平台是针对片上系统（SoC）和ASIC在无线、消费电子及网络应用的解决方案。它的特色包括：高达9层的金属的铜互连，低k电介系数，双闸氧化以及dual-Vt晶体管。其标准单元库含有1000多个门单元，门延迟为11ps，库密度每平方毫米超过400,000个门。
“我们许多的ASIC客户将Tensilica的Xtensa 处理器内核看作是能够增加其设计灵活性的选择，特别是在他们要在90纳米的工艺上投资时，”意法半导体公司WLI部门ASIC BU总监Flavio Benetti说，“这些处理器内核显示出来的如此高的时钟速率和可扩展性使他们成为替代RTL设计的极具吸引力的方式，特别是它们可以很快的被修改以满足特殊的应用的需求。”
