随着制造工艺的微缩，时序优化和成品率等技术议题，早已人所共识；尤其是如何降低功耗？更深深困扰着整个电子业。这样的呼声，EDA业界也听到了。“今天的系统设计常是跨区域，且涵盖系统架构和软件设计；若能在最初架构中就加入‘开关’的概念，就像房间内的灯光不用时可把它关闭的原理一样，将更容易达到低功耗目标”，Cadence设计系统公司总裁兼首席执行官Mike Fister，借镜其早先在英特尔公司积累了17年的资深经验指出。
为了解决低功耗IC的设计难题，同时意识到“封装的重要性不亚于电路板设计”，EDA工具的龙头供应商Cadence特地广邀不同领域的电子业者参与Power Forward Initiative (PFI)联盟，以数字电路、模拟电路、封装和制造设计为EDA实现的核心，将触角同时向上下游延展出去，将上行验证──包括软件仿真(simulation)和硬件模拟(emulation)，以及下行生产──DFM(可制造性设计)紧密结合，贯穿并优化整个设计──制造流程，满足所谓“端到端”(End-to-End)需求。
Cadence初步分为18个功能模块来讨论PFI计划，并宣布在完成顾问反馈流程之后，将于明年1月底把集各家心血之大成的“CPF”(Common Power Format，通用功率格式)，捐献给Si2(Silicon Integration Initiative)组织下的Low Power Coalition联盟。这也意谓着：CPF离IEEE标准化工作又近了一步，就等Low Power Coalition联盟的首肯了。Fister表示，由于不同模块有不同的界面，且“学术有专攻”，工程人员所熟悉的领域亦不相同，这使得以往用人工来进行文件转移的过程容易出错，产生Error Code；就像传声筒游戏一样，到最后不免有传译失真的问题。若能将所有的软件代码以统一的格式集成在所有模块中，并在繁复的过程中建立“约束条件”，形成指导性方案，对整个设计团队、乃至后端测试和制造，实获益匪浅。
DFT和DFM尽收“锦囊”，
实现不失真的端到端沟通
这便是Cadence之所以倡导CPF的初衷，目的在统一代码格式，并将之集成在一个Develop Kit、最后汇集成实用的开发工具。Cadence还发挥巧思，为这个“Kit”取了一个极别致的中文名，叫做“锦囊”。赋予它担负“翻译器”之责，希冀能良好地沟通不同模块的设计到制造工作。只要通过同一套库和参数，以共同的“语言”沟通，不仅可消弭传译失真问题，也便于后续修改。想要将这条隐形的纵轴(如附图中红色线圈所示)朝双向扩展，符合DFT测试验证和DFM制造流片的期待，少不得须和晶圆代工厂“过从甚密”；为此，Cadence和TSMC(台积电)、UMC(联电)和SMIC(中芯国际)皆有广泛合作。
除了与同是PFI联盟成员的TSMC有着深厚的同袍之情(其它成员还包括：AMD、应用材料公司、ARM、飞思卡尔半导体、富士通和NEC)，Cadence和UMC亦于2005年10月6日宣布成立联盟，为Fabless市场改进无线设计，日前双方在无线SoC参考流程上共同开发的射频集成电路设计和验证已经获得了成功。这个具有Cadence QRC提取器和Virtuoso UltraSim全芯片模拟器的参考流程，综合了Cadence的Virtuoso定制设计平台和UMC的RF CMOS工艺，可提供精确的芯片模拟和验证流程，可将验证周期减少一半。通过结合经Virtuoso平台验证的UMC0.13μm MM/RF PDK、Cadence精确的QRC提取技术以及Virtuoso UltraSim全硅片模拟器，UMC和Cadence紧密合作并成功开发出了设计方法学和流程，能验证布局后晶体管级的全芯片无线收发器。
此外，SMIC将开发支持Cadence RF Design Methodology Kit──包括一个802.11 b/g WLAN收发器的参考设计，一整套模块级、芯片级和系统级测试台、仿真配置、测试计划、射频设计和分析方法学应用培训的“工艺设计锦囊”(PDK)，并将于2006年年底在测试芯片中验证此PDK。通过该项合作，中国的无线芯片设计师可获得必要的工具，通过确保硅片性能达到设计意图，来获取更短、更具可预测性的设计周期，为雙方共同的客户提供基于130nm和90nm射频CMOS工艺的联合射频IC解决方案。作为共同努力的一部分，两家公司也将提供应用培训和研讨。
层层自检测推进，
让设计团队专心于差异化构思
有统计指出，目前中国IC设计业的毛利率水平已从原来约20%提高至40%，净利率在12%左右，有些甚至可高达50%！整体行业的专利技术开发约200项，呈现蓬勃发展态势。然而，“架构是抽象概念，如何对应才是学问所在”，能言善道的Fister一语中的。“例如，个别功耗最低，并不保证集成后的整体功耗也是最低，有时甚至会反而增高；故各模块的‘自检测’能力是很重要的，可及早发现错误并修正，且反馈到所有模块中，减少重复工程的风险”，他说。Fister叙述，现今设计者在系统层面的投入，远超过对硅片本身实现的投入；而这种“剥洋葱”、一层一层循序渐进的方式，能让工程师将更多心力放在创意上，也是EDA支持差异化设计的最好方式。
“From The Mind of The Engineer”，这句深得人心的精神标语，是Cadence日前于北京盛大登场的“CDNLive!”开场白；或许这种诉求“端到端”，跳脱既有框架的思惟，正是Cadence 2005年比2004年得以拥有11%高增长率的原因(同期业界平均增长率仅约7%～8%)。而拥有包括：数字电路、模拟信号、射频信号、功能验证和封装设计等广泛产品线，以及强调Case by Case，定制设计、布线和仿真，将新版Virtuoso工具平台根据设计复杂度和工艺节点分为L、XL和GXL等3个级别，好让客户可各取所需来选择最合适平台的策略(详情请参照《电子与电脑》2006年11月刊“CADENCE为模拟/混合信号IC设计工具带来重大革命”一文)，加上全球阵容浩大的技术支持团队，都让Cadence获得客户认可，以13.3亿美元的亮丽营收再创高峰。
事实上，Cadence在研发方面投入甚多，也是获得专利数最多的一个公司。回到商业模式运作上，有一个问题不免让人寻味：在“联合包括IP内核公司、foundry和封装厂之产业生态系统，把饼做大”的号召下，所积极推动、准备勇闯国际标准的CPF，是否能获得其它EDA同业的支持？据悉，目前Cadence仅允许以“只读”方式浏览CPF，且未将CPF贡献给像Accellera这种行业组织这种略显封闭的做法，颇引人微词。后续怎样磨合演变？手握审批权的单位，想必也自有一套思路，值得关注。
可以肯定的是，一旦CPF闯关成功，Cadence将享有First Mover的先占优势，备加巩固既有龙头地位。就用户而言，在IC设计业迅速发展，门坎以倍数在增长的今天，要想强化技术水平，建立差异化优势，从而提高利润率，Cadence这种“标新立异”的思维与举措，对有心独树一帜的设计厂商来说，的确是一大福音。
