IC技术持续演进，业者将愈来愈需要针对特定的应用量身打造专属基板。现今许多SOI晶圆已采用一套可行的晶圆工程技术。在业者持续投入研发之际，业界在应变型绝缘层上覆硅、石英层上覆硅、以及绝缘层上覆锗等基板上已发展出前景看好的技术。
发展成功的Smart Cut制程，最初是针对生产Unibond公司的绝缘层上覆硅(silicon-on-insulator, SOI)晶圆所研发，如今已发展成一项更富潜力的制程。如今，我们可把Smart Cut看成是一项原生层转移技术，用来填补异质磊晶层之间的空隙，并能将单一晶体薄膜转变成任何种类的基板。这种技术突破基板材料的限制，让业者能在基板上采用不同的薄膜层材料，满足各式各样应用环境的需求。
SOI 与12吋晶圆
新型应用的发展源自于这项制程的成功基础，也就是业者能以一贯的品质量产出SOI晶圆[1–3]。在5年前，SOITEC的Bernin I晶圆厂刚启用时，SOI才刚从试产阶段迈入量产。Bernin I如今已全线量产，每年产量达80万(等同8吋产能)片晶圆。在Bernin I进入轨道后，我们累积100至200mm晶圆的专业经验，并能因应市场持续扩增的需求[4–7]。Unibond SOI的晶圆全数采用8吋晶圆制程，为顾客生产薄膜至厚膜等类型的产品(如表1所示)。
如表1所示，. Unibond 的技术实力足以因应量产的考验，并具备充裕的弹性，能支持顶层硅晶与潜藏氧化层厚度的规范，能扩充至任何晶圆直径规格，并能运用标准IC生产设备。支持部份或全数空乏(depleted)组件的晶圆尺吋为200mm 与300mm; MEMS, MOEMS, 以及100mm与150mm支持的低功率组件
我们在8吋晶圆累积的技术已延伸至12吋晶圆。Unibond 在1997年已首次展示过12吋晶圆的可行性，并于2000年发表第一套样本。12吋晶圆试产生产线已于2002年3月运作，现已进入实际生产阶段。组件表面奈米波纹的改善为我们带来可观的利益，协助我们迈入下一代超薄产品以及高阶工程基板的技术阶段。
Ultrathin SOI
业界对于厚度更薄的SOI有迫切的需求(参见图1)；超薄型SOI其硅晶层厚度低于500Å，让业者能在65奈米以下的环境获得充裕的制程时间。
铸造更薄SOI的主要挑战为「奈米」级的均匀度以及用来测量均匀度的精准量测技术。在完全空乏(depleted)晶体管架构中，组件的效能与SOI硅晶层厚度之间有密切的关联。为确保所有组件达到参数相似性，硅晶薄膜的厚度须加以严格控制。组件─SOI的相互依存性，促使业者须面对10Å等级的厚度精准度。在业界发展的趋势下，所有表面突出间隔(spatial wavelengths)的量测技术均需求高度精确的均匀度，这也是目前组件表面粗度量测的标准。「奈米层级的均匀度」是量测技术面临的关键挑战。
我们从研发工作了解Smart Cut技术可延伸至应用在非常薄的薄膜，包括硅晶与氧化层。我们已开始生产在1000Å 氧化层上覆有500Å硅晶薄膜的组件。在1000Å以下氧化层覆上500Å的硅晶层，以及在800Å以下氧化层覆上200Å硅晶层的组件，现都正在研发原型方案。Unibond最近亦展示了在厚度不到200Å的氧化层上覆一层100Å的硅晶层的能力。我们目前的UT1制程世代是在顶层硅晶层上达到误差在±50Å之内的均匀度(如表1所示)。
这方面的数据是在每个8吋晶圆上的1700个量测点以及在12吋晶圆上的4000个量测点进行采样，并达到6s的均匀度(uniformity)。在一个典型的8吋晶圆案例里，我们能把晶圆与晶圆之间的平均厚度差异控制在±15Å之内，并将晶圆内厚度差异控制在~4.5Å内。在某些UT1生产线，顶层硅晶层的厚度差异可降低至±30Å (6σ)。
我们所规范的表面粗度(roughness)被控制在~2Å RMS(如图2)，在这方面是一项关键的参数。Si/BOX连结面(interface)的粗度亦控制在相当低的程度，通常低于2Å RMS。
我们运用12吋晶圆UT1制程达到±50Å的整体均匀度(不包含3mm的边缘)，这套制程现已投入量产。12吋晶圆的所有特性参数，包括瑕疵密度、粗度、HF瑕疵密度、Secco瑕疵、金属残留物、以及电子属性，在8吋晶圆的量测环境中皆显现相同的结果。
展望未来，UT2制程世代在不含3mm边缘的12吋晶圆上能达到低于5Å的标准厚度偏差(deviation)。将晶圆间平均厚度差异控制在±5Å内，UT2能在1500Å氧化层上覆200Å硅晶的SOI晶圆上，将整体厚度偏差度控制在±20Å。在最近的发展技术中，切割与表面研磨的改良让表面厚度差异达到1Å，并在1x1ηm 与10x10ηm AFM的扫瞄测试中达到3.5Å RMS的成绩。然而，在顶层硅晶均匀度以及降低表面粗度之间，必须两者择一。将表面粗度降低至1Å RMS等级所运用的制程，会降低顶层硅晶层的均匀度。我们的UT2世代制程能降低组件层的厚度，同时把RMS表面粗度控制在符合65nm晶圆的要求范围内。
我们的第一个研发成果是XUT SOI世代的8吋晶圆，在1450Å的氧化层覆上520Å的硅晶层，达到低于2Å的厚度差异。我们在12吋晶圆亦达到相同的成绩，晶圆内的厚度差异达到±10Å，量测样本为所有生产在线的所有晶圆(如图3所示)
图3. 300mm XUT SOI晶圆的厚度图表，在1500Å氧化层覆上500Å的硅晶层。Sigma 误差率为 2.1Å范围为12Å，这组数据是在7525个量测点所测得(不含3mm的晶圆边缘)。如此的技术可将所有晶圆、所有量测点、所有硅晶层的厚度差异控制在±10Å
应变绝缘硅
应变型硅晶是最新的基板技术，可用来生产超高效能的组件。然而，量产的应变型硅晶仍无法达到尖端硅晶与SOI晶圆的技术规格。这个重要因素让业者无法让应变绝缘硅(sSOI)投入量产。运用基本的SOI技术，业者已能生产高品质、低成本的量产硅晶圆，可用来搭配顶层组件。但在sSOI方面，原料(donor)晶圆是透过多道磊晶制程所铸造。为因应业界对于降低sSOI持有成本(COO)的需求，业者投入可观的资源努力压低原料晶圆的成本并提升其品质。
应变硅晶基板需要许多道硅晶与硅锗(SiGe)磊晶制程步骤，才能在晶圆表面覆上应变硅晶层。应变硅晶薄膜透过磊晶技术在结构较不紧密的Si1-xGex层上长成。应变的程度与锗成份比率之间成函数关系。
许多研究结果显示若能改进硅晶格(silicon lattice)的内部应力，电子游动性与电洞移动率可增加~50%，且两者之间呈函数关系，这些因素的改进可提高MOSFET的效能[8–12]。运用覆在含有20% SiGe成份硅晶基板上的SiGe磊晶层(松散层与缓冲层)为最底层，在这层基板上再增长应力硅晶薄膜，这种等级的产品现已问市，其晶体错位(dislocation)密度介于104–106 cm-2之间，而应力硅晶薄膜的厚度为~20nm。但经验显示其持有成本仍然偏高。
SiGe薄膜的锗成份与磊晶层的晶体品质之间有正面的关系。业者面临的挑战是当厚度超过一个门坎值后，硅晶薄膜的应力就会下降，进而降低薄膜的品质。当锗成份比率提高至20%，磊晶型应力硅晶的厚度会开始下降。
我们的研究结果显示Smart Cut让业者能研发超薄型应变SOI，65nm的IC制程所采用的完全空乏型MOSFET将须运用这类SOI。此外，我们相信采用这类技术仍能降低高阶基板的整体成本。但在将这种技术推入量产前，业者须同步研发Smart Cut与磊晶技术。为确保量产环境的兼容性以及降低持有成本，我们最近开始投入磊晶制程的研发。
将厚度较薄且结构松散的Si1-xGex从磊晶基板转移至氧化层，可创造出具备与典型SOI相同高流动率的SOI结构(如图4)。超薄SOI(<500Å 氧化层上覆硅)配合超薄应变硅晶，让业者能迅速发展新世代12吋晶圆产品。
以下简短介绍sSOI的制成步骤，双层的应变硅以及松散的Si1-xGex经过转换制程，在第2步骤中选择特定的Si1-xGex进行蚀刻形成应变硅(如图5)。应变硅薄膜厚度为150Å ±15Å。尽管除去SiGe层，但由于经过结合(bonding)步骤(如图6) [13] 故硅薄膜的应力仍旧能够维持一定水准。
多次退火实验的结果亦显示，在经过900°C的高温后，转换应变硅薄膜的应力就能保持。应变硅晶在950–1000°C的温度表后，其讯号与峰值亦出现幅度较小的变化。转化薄膜在经过额外后制过程后，对应力所产生的影响，目前仍在测量当中。
图4. 绝缘层上覆SiGe可作为后续硅磊晶制程的样板，或最初的金属材料直接转移成应变硅晶层，形成sSOI。
石英层上覆硅
Smart Cut技术的应用领域不仅限于SOI与sSOI。例如，我们目前正研发石英层上覆硅(SOQ) – 在熔融硅基板覆上一层晶体硅层。这方面的技术将延伸至玻璃层上覆硅(SOG)。SOQ代表业界首度将硅IC整合方面的尖端技术应用在可见光能穿透的绝缘基板上。由于具备上述特性，故SOQ适合应用在平面显示器、CCD、CMOS感光组件、以及各种RF或HF组件。
在显示技术方面，结合单晶体硅层以及石英晶圆的模式，可提高显示装置的整合度或分辨率。它亦能降低耗电率，故进一步超越多晶硅技术。在RF与HF应用方面，SOQ针对SOS提供一个低成本的替代方案，在高纯度的熔融硅基板上长成完美的单晶体硅层。
SOQ技术是一项特殊的挑战，因为石英与硅的热膨胀系数不一致。但我们的研发结果已成功控制这项问题。我们第一套SOQ由8吋晶圆所生产，包括200nm厚的硅晶层，经过1000°C以上的高温处理(高硼硅酸盐玻璃层上覆硅仅经过650°C的高温处理)
SOQ SOG研发蓝图包括高温SOG与石英层上覆超薄硅(<100nm) (UT-SOQ)，打造出完全空乏的MOSFET结构以及高效能的IC整合度。研发蓝图亦包括厚型(>500nm) SOQ，运用硅材料的电吸收的特性支持各种应用。
图7. 显示一组厚度为200nm 的SOQ，硅层均匀度为75Å (3σ)，5x5ηm AFM扫瞄表面粗度为1.7Å RMS。图中亦显示晶体品质的各种特性，其中包括TEM observation、拉曼光谱、以及X光散射。上述所有技术都能确保高品质的单晶体硅层。尤其是高分辨率的TEM显示硅氧化接触面相当锐利，转移的硅薄膜具有高品质晶体，最终的SOQ没有错位(dislocations)的现象。
绝缘层上覆锗
在硅基板上的绝缘层上覆锗(GeOI)是另一种发展前景看好的异质性基板。锗比硅提供更高的流动性(mobility). 由锗与硅的热系数不一致，故GeOI的性质类似于SOQ。它结合GaAs磊晶制程步骤，GeOI适合用来生产太阳能电池。
此外，GeOI亦适合用来生成高介电系数的氧化闸极，在高氧量的环境中进行沈积。锗的优点不同于硅，它不会生成稳定的原生型氧化物; 故在高介电系数绝缘体下不会产生中间氧化物。此外，锗的电子与电洞的流动性亦远高于硅。
处理过的晶圆在硅基板上覆有一个细薄的锗层以及一个二氧化硅层，用来作为最终版的高流动性、应变型硅组件架构。
整体而言，像SOQ与GeOI等异质成份基板可用来支持光子、光电、高频、以及低耗电等方面的应用。这些趋势显示基板制造商在IC的生产上可负责更多的制程步骤，针对各种特殊应用发展更复杂、部份处理的基板。晶圆制造商须参与更多的IC整合步骤，方能发展适合的晶圆解决方案，这点类似设备制造商在1990年代的演进模式。
致谢
本文介绍的技术是许多团队的研发结晶，在此特别感谢SOITEC研发与生产部门以及LETI-CEA位于法国Grenoble的薄膜与线路转移实验室的支持。尤其感谢SOITEC的André-Jacques、Auberton-Hervé、Emmanuel Aréne; LETI-CEA的Bernard Aspar 与Nelly Kernevez、以及SOITEC工程团队的所有成员。Smart Cut与Unibond是SOITEC SA公司的注册商标。
发展成功的Smart Cut制程，最初是针对生产Unibond公司的绝缘层上覆硅(silicon-on-insulator, SOI)晶圆所研发，如今已发展成一项更富潜力的制程。如今，我们可把Smart Cut看成是一项原生层转移技术，用来填补异质磊晶层之间的空隙，并能将单一晶体薄膜转变成任何种类的基板。这种技术突破基板材料的限制，让业者能在基板上采用不同的薄膜层材料，满足各式各样应用环境的需求。
SOI 与12吋晶圆
新型应用的发展源自于这项制程的成功基础，也就是业者能以一贯的品质量产出SOI晶圆[1–3]。在5年前，SOITEC的Bernin I晶圆厂刚启用时，SOI才刚从试产阶段迈入量产。Bernin I如今已全线量产，每年产量达80万(等同8吋产能)片晶圆。在Bernin I进入轨道后，我们累积100至200mm晶圆的专业经验，并能因应市场持续扩增的需求[4–7]。Unibond SOI的晶圆全数采用8吋晶圆制程，为顾客生产薄膜至厚膜等类型的产品(如表1所示)。
如表1所示，. Unibond 的技术实力足以因应量产的考验，并具备充裕的弹性，能支持顶层硅晶与潜藏氧化层厚度的规范，能扩充至任何晶圆直径规格，并能运用标准IC生产设备。支持部份或全数空乏(depleted)组件的晶圆尺吋为200mm 与300mm; MEMS, MOEMS, 以及100mm与150mm支持的低功率组件
我们在8吋晶圆累积的技术已延伸至12吋晶圆。Unibond 在1997年已首次展示过12吋晶圆的可行性，并于2000年发表第一套样本。12吋晶圆试产生产线已于2002年3月运作，现已进入实际生产阶段。组件表面奈米波纹的改善为我们带来可观的利益，协助我们迈入下一代超薄产品以及高阶工程基板的技术阶段。
Ultrathin SOI
业界对于厚度更薄的SOI有迫切的需求(参见图1)；超薄型SOI其硅晶层厚度低于500Å，让业者能在65奈米以下的环境获得充裕的制程时间。
铸造更薄SOI的主要挑战为「奈米」级的均匀度以及用来测量均匀度的精准量测技术。在完全空乏(depleted)晶体管架构中，组件的效能与SOI硅晶层厚度之间有密切的关联。为确保所有组件达到参数相似性，硅晶薄膜的厚度须加以严格控制。组件─SOI的相互依存性，促使业者须面对10Å等级的厚度精准度。在业界发展的趋势下，所有表面突出间隔(spatial wavelengths)的量测技术均需求高度精确的均匀度，这也是目前组件表面粗度量测的标准。「奈米层级的均匀度」是量测技术面临的关键挑战。
我们从研发工作了解Smart Cut技术可延伸至应用在非常薄的薄膜，包括硅晶与氧化层。我们已开始生产在1000Å 氧化层上覆有500Å硅晶薄膜的组件。在1000Å以下氧化层覆上500Å的硅晶层，以及在800Å以下氧化层覆上200Å硅晶层的组件，现都正在研发原型方案。Unibond最近亦展示了在厚度不到200Å的氧化层上覆一层100Å的硅晶层的能力。我们目前的UT1制程世代是在顶层硅晶层上达到误差在±50Å之内的均匀度(如表1所示)。
这方面的数据是在每个8吋晶圆上的1700个量测点以及在12吋晶圆上的4000个量测点进行采样，并达到6s的均匀度(uniformity)。在一个典型的8吋晶圆案例里，我们能把晶圆与晶圆之间的平均厚度差异控制在±15Å之内，并将晶圆内厚度差异控制在~4.5Å内。在某些UT1生产线，顶层硅晶层的厚度差异可降低至±30Å (6σ)。
我们所规范的表面粗度(roughness)被控制在~2Å RMS(如图2)，在这方面是一项关键的参数。Si/BOX连结面(interface)的粗度亦控制在相当低的程度，通常低于2Å RMS。
我们运用12吋晶圆UT1制程达到±50Å的整体均匀度(不包含3mm的边缘)，这套制程现已投入量产。12吋晶圆的所有特性参数，包括瑕疵密度、粗度、HF瑕疵密度、Secco瑕疵、金属残留物、以及电子属性，在8吋晶圆的量测环境中皆显现相同的结果。
展望未来，UT2制程世代在不含3mm边缘的12吋晶圆上能达到低于5Å的标准厚度偏差(deviation)。将晶圆间平均厚度差异控制在±5Å内，UT2能在1500Å氧化层上覆200Å硅晶的SOI晶圆上，将整体厚度偏差度控制在±20Å。在最近的发展技术中，切割与表面研磨的改良让表面厚度差异达到1Å，并在1x1ηm 与10x10ηm AFM的扫瞄测试中达到3.5Å RMS的成绩。然而，在顶层硅晶均匀度以及降低表面粗度之间，必须两者择一。将表面粗度降低至1Å RMS等级所运用的制程，会降低顶层硅晶层的均匀度。我们的UT2世代制程能降低组件层的厚度，同时把RMS表面粗度控制在符合65nm晶圆的要求范围内。
我们的第一个研发成果是XUT SOI世代的8吋晶圆，在1450Å的氧化层覆上520Å的硅晶层，达到低于2Å的厚度差异。我们在12吋晶圆亦达到相同的成绩，晶圆内的厚度差异达到±10Å，量测样本为所有生产在线的所有晶圆(如图3所示)
图3. 300mm XUT SOI晶圆的厚度图表，在1500Å氧化层覆上500Å的硅晶层。Sigma 误差率为 2.1Å范围为12Å，这组数据是在7525个量测点所测得(不含3mm的晶圆边缘)。如此的技术可将所有晶圆、所有量测点、所有硅晶层的厚度差异控制在±10Å
应变绝缘硅
应变型硅晶是最新的基板技术，可用来生产超高效能的组件。然而，量产的应变型硅晶仍无法达到尖端硅晶与SOI晶圆的技术规格。这个重要因素让业者无法让应变绝缘硅(sSOI)投入量产。运用基本的SOI技术，业者已能生产高品质、低成本的量产硅晶圆，可用来搭配顶层组件。但在sSOI方面，原料(donor)晶圆是透过多道磊晶制程所铸造。为因应业界对于降低sSOI持有成本(COO)的需求，业者投入可观的资源努力压低原料晶圆的成本并提升其品质。
应变硅晶基板需要许多道硅晶与硅锗(SiGe)磊晶制程步骤，才能在晶圆表面覆上应变硅晶层。应变硅晶薄膜透过磊晶技术在结构较不紧密的Si1-xGex层上长成。应变的程度与锗成份比率之间成函数关系。
许多研究结果显示若能改进硅晶格(silicon lattice)的内部应力，电子游动性与电洞移动率可增加~50%，且两者之间呈函数关系，这些因素的改进可提高MOSFET的效能[8–12]。运用覆在含有20% SiGe成份硅晶基板上的SiGe磊晶层(松散层与缓冲层)为最底层，在这层基板上再增长应力硅晶薄膜，这种等级的产品现已问市，其晶体错位(dislocation)密度介于104–106 cm-2之间，而应力硅晶薄膜的厚度为~20nm。但经验显示其持有成本仍然偏高。
SiGe薄膜的锗成份与磊晶层的晶体品质之间有正面的关系。业者面临的挑战是当厚度超过一个门坎值后，硅晶薄膜的应力就会下降，进而降低薄膜的品质。当锗成份比率提高至20%，磊晶型应力硅晶的厚度会开始下降。
我们的研究结果显示Smart Cut让业者能研发超薄型应变SOI，65nm的IC制程所采用的完全空乏型MOSFET将须运用这类SOI。此外，我们相信采用这类技术仍能降低高阶基板的整体成本。但在将这种技术推入量产前，业者须同步研发Smart Cut与磊晶技术。为确保量产环境的兼容性以及降低持有成本，我们最近开始投入磊晶制程的研发。
将厚度较薄且结构松散的Si1-xGex从磊晶基板转移至氧化层，可创造出具备与典型SOI相同高流动率的SOI结构(如图4)。超薄SOI(<500Å 氧化层上覆硅)配合超薄应变硅晶，让业者能迅速发展新世代12吋晶圆产品。
以下简短介绍sSOI的制成步骤，双层的应变硅以及松散的Si1-xGex经过转换制程，在第2步骤中选择特定的Si1-xGex进行蚀刻形成应变硅(如图5)。应变硅薄膜厚度为150Å ±15Å。尽管除去SiGe层，但由于经过结合(bonding)步骤(如图6) [13] 故硅薄膜的应力仍旧能够维持一定水准。
多次退火实验的结果亦显示，在经过900°C的高温后，转换应变硅薄膜的应力就能保持。应变硅晶在950–1000°C的温度表后，其讯号与峰值亦出现幅度较小的变化。转化薄膜在经过额外后制过程后，对应力所产生的影响，目前仍在测量当中。
图4. 绝缘层上覆SiGe可作为后续硅磊晶制程的样板，或最初的金属材料直接转移成应变硅晶层，形成sSOI。
石英层上覆硅
Smart Cut技术的应用领域不仅限于SOI与sSOI。例如，我们目前正研发石英层上覆硅(SOQ) – 在熔融硅基板覆上一层晶体硅层。这方面的技术将延伸至玻璃层上覆硅(SOG)。SOQ代表业界首度将硅IC整合方面的尖端技术应用在可见光能穿透的绝缘基板上。由于具备上述特性，故SOQ适合应用在平面显示器、CCD、CMOS感光组件、以及各种RF或HF组件。
在显示技术方面，结合单晶体硅层以及石英晶圆的模式，可提高显示装置的整合度或分辨率。它亦能降低耗电率，故进一步超越多晶硅技术。在RF与HF应用方面，SOQ针对SOS提供一个低成本的替代方案，在高纯度的熔融硅基板上长成完美的单晶体硅层。
SOQ技术是一项特殊的挑战，因为石英与硅的热膨胀系数不一致。但我们的研发结果已成功控制这项问题。我们第一套SOQ由8吋晶圆所生产，包括200nm厚的硅晶层，经过1000°C以上的高温处理(高硼硅酸盐玻璃层上覆硅仅经过650°C的高温处理)
SOQ SOG研发蓝图包括高温SOG与石英层上覆超薄硅(<100nm) (UT-SOQ)，打造出完全空乏的MOSFET结构以及高效能的IC整合度。研发蓝图亦包括厚型(>500nm) SOQ，运用硅材料的电吸收的特性支持各种应用。
图7. 显示一组厚度为200nm 的SOQ，硅层均匀度为75Å (3σ)，5x5ηm AFM扫瞄表面粗度为1.7Å RMS。图中亦显示晶体品质的各种特性，其中包括TEM observation、拉曼光谱、以及X光散射。上述所有技术都能确保高品质的单晶体硅层。尤其是高分辨率的TEM显示硅氧化接触面相当锐利，转移的硅薄膜具有高品质晶体，最终的SOQ没有错位(dislocations)的现象。
绝缘层上覆锗
在硅基板上的绝缘层上覆锗(GeOI)是另一种发展前景看好的异质性基板。锗比硅提供更高的流动性(mobility). 由锗与硅的热系数不一致，故GeOI的性质类似于SOQ。它结合GaAs磊晶制程步骤，GeOI适合用来生产太阳能电池。
此外，GeOI亦适合用来生成高介电系数的氧化闸极，在高氧量的环境中进行沈积。锗的优点不同于硅，它不会生成稳定的原生型氧化物; 故在高介电系数绝缘体下不会产生中间氧化物。此外，锗的电子与电洞的流动性亦远高于硅。
处理过的晶圆在硅基板上覆有一个细薄的锗层以及一个二氧化硅层，用来作为最终版的高流动性、应变型硅组件架构。
整体而言，像SOQ与GeOI等异质成份基板可用来支持光子、光电、高频、以及低耗电等方面的应用。这些趋势显示基板制造商在IC的生产上可负责更多的制程步骤，针对各种特殊应用发展更复杂、部份处理的基板。晶圆制造商须参与更多的IC整合步骤，方能发展适合的晶圆解决方案，这点类似设备制造商在1990年代的演进模式。
致谢
本文介绍的技术是许多团队的研发结晶，在此特别感谢SOITEC研发与生产部门以及LETI-CEA位于法国Grenoble的薄膜与线路转移实验室的支持。尤其感谢SOITEC的André-Jacques、Auberton-Hervé、Emmanuel Aréne; LETI-CEA的Bernard Aspar 与Nelly Kernevez、以及SOITEC工程团队的所有成员。Smart Cut与Unibond是SOITEC SA公司的注册商标。
