前言
随着市场不断要求缩小各种消费性电子产品的体积，例如行动电话、PDA、呼叫器和其它可携式装置，对于更小型逻辑组件封装的需求就变得极为重要；甚至在系统复杂性和功能持续增加的同时，厂商也必须降低系统总成本，这是数字处理业界目前面对的主要挑战。在这些市场力量带动下，要在竞争中获胜，就必须实现电路功能整合以及电路板微缩化，这已成为必然趋势。为满足快速演变的客户需求，封装厂商必须提供更具创意的封装解决方案。
本文将针对单闸和双闸逻辑组件封装技术 WSP/DSBGA (Wafer Scale Package/Die Size Ball Grid Array, JEDEC MO-211) 以及SOT (JEDEC MO-178) 和TSSOP (JEDEC MO-153) 等现有封装技术进行比较和对照。
相较于类似的引线式封装 (leaded package)，WSP/DSBGA封装可大幅节省电路板面积，降低封装高度；模型分析和实验结果已经证明，若和引线式封装及CSP-BGA解决方案相比，WSP/DSBGA是减少封装电感和电容、加强散热效率以及缩小电路板面积的最佳选择。业者目前面临的挑战是如何大幅改进，使新封装在各方面都胜过现有封装，例如更小的使用面积、更高效能以及帮助最后客户节省更多的制造程序成本。OEM厂商正致力提供低功耗、高速、讯号完整性更高和体积更小的解决方案，晶圆级封装 (Wafer Ccale Packaging，简称WSP) 则能为OEM厂商带来「快速修正」解决方案，不但更容易加入他们的设计，还可以提供更高效能，体积也比业界标准的SOT-23缩小79%，比SC-70减少70%。
逻辑封装发展趋势
在今日的系统微缩化趋势出现之前，四闸逻辑组件经常被用来「修补」较高阶处理器的输出，但随着消费性电子产品的功能不断增加，体积又持续缩小，在电路板面积和相关成本的考量下，四闸逻辑组件的使用已不再是可行方案。TI首先于1996年推出单闸逻辑组件，接着又推出5只接脚的SOT-23封装 (JEDEC MO-178)；在1997年间，TI还发展出SC-70 (SOT-323) 做为单闸逻辑组件封装，东芝则是在2000年跟进，推出Toshiba VSON封装。
双闸逻辑组件出现后，TI也开始提供8只接脚TSSOP (MO-153) 封装，但封装体积仍持继续缩小，并从TSSOP升级至8只接脚SOP封装 (MO-187，variation DA)；随着8只接脚VSOP封装 (又称为US8，属于MO-187类别，variation CA) 的出现，封装厚度和体积又进一步缩小。
今天，微缩化趋势仍在继续，因为消费者要求体积更小而功能更强大的产品，迫使业者必须发展更小解决方案，并让它们提供类似或更好的效能及成本。WSP/DSBGA是业界目前的发展趋势，它们是凸块化裸晶 (bumped, bare-die) 解决方案，不同于现有的封装式卷带 (encapsulated tape)、BT或是陶瓷基座CSP/BGA/LGA封装。图1是最近的封装面积缩小趋势。
设计考量
随着电子系统体积不断缩小，工作速度却越来越高，使得封装设计也必须缩小，而且效能不可受到影响。新世代封装必须展现更高效能，体积和重量则必须减少，才能顺利进入市场与其它封装竞争。晶圆级封装的设计目标是为了解决封装的电气和散热效能、机械完整性 (mechanical integrity) 和缩小体积等问题。
1.电气特性
利用直接凸块化导线 (bumped interconnect) 取代金属导线架，即可从多个方面大幅改善封装的寄生参数，例如移除导线架可以减少寄生电容，不使用焊线 (bond wires) 则能将电阻和电感降至最低。根据3D电气模型的计算结果，这种方式将会得到极佳的封装寄生参数，例如封装电阻、电感和电容分别比SOT-23减少96%、98.6%和70.5%；即使相较于SC-70，封装寄生参数也大幅减少95%、97.9%和68.5% (电阻、电感和电容)。如果以陶瓷基座CSP/LGA封装和DSBGA做比较，那么差距将会更明显，这是因为它们的基座厚度较高，使得封装电感大幅增加；内部焊线则会增加电阻，基座的导线金属则会让封装寄生电容增加 (参见图2)。
2 散热效能
WSP/DSBGA的体积较小，因此单位面积的对流冷却能力优于体积较大的封装，然而传导仍是转移热量的主要方式，幅射的散热效果则非常有限。在热传导模式中，组件产生的热量会通过焊接点转移至电路板；电路板的金属层数目和重量，还有零件布局以及它们与其它功耗源的距离，都会对散热效果产生重大影响。晶圆级封装逻辑组件的散热效能也有所改进，因为它是一种裸晶封装，不使用封胶，顶部也没有保护性覆盖层，不会阻碍热量的流动散逸。线性技术的感旋光性 (light sensitivity) 迫使它必须采用保护性覆盖层，这使得线性组件的热阻抗会略为增加，其它的芯片级封装 (Chip Scale Package，简称CSP) 不但会增加热阻抗，封装时还必须使用封胶，这种芯片级封装包括LGA解决方案的特殊陶瓷或BGA解决方案的卷带式基座 (tape based substrate)。
无论封装设计为何，电路板对散热效能仍有最大影响；模型分析结果显示，若在多层电路板的接地凸块 (ground bump) 上面钻出0.1524厘米 (6 mil) 导热孔，功耗散逸能力最多增加75%。以下效能数据即是利用热传导率约18 W/mK的JEDEC 1S2P (高K值) 测试电路板，以及热传导率约4 W/mK的1S0P (低K值) 测试电路板所得的结果；必须强调的是，系统层级效能会受到许多因素的很大影响，例如电路板设计、零件布局和零件与其它功耗源的距离、空气流动，电路板的方向以及在系统更上层组件中，电路板和电路板的间距。以下的热阻抗值只应做为进一步分析系统层级模型的指导，而不能代表整体系统散热效能。
图3是WSP/DSBGA散热效能 (模型分析结果) 与引线式封装以及陶瓷基座CSP/LGA封装的散热效能比较结果。
表1和表2列出WSP/DSBGA封装在1S0P和1S2P JEDEC测试电路板上，并施以不同的空气流速后，所得到的接面至环境 (junction-to-ambient) 以及接面至外壳 (junction-to-case) 热阻抗值。(根据JESD 51-3和JESD 51-7标准)
利用锡球黏结制程 (ball-attachment process) 或是锡球成形制程 (ball-formation process)，即能以很低成本为WSP/DSBGA封装内部导线提供良好的机械完整性；根据业界目前的制造能力，若处理完成后的锡球直径小于0.200厘米，则会使用锡球成形制程；若处理完成后的锡球直径在0.200-0.250厘米以上，则会使用锡球黏结制程。
有限元素模型分析 (Finite Element Modeling，简称FEM) 的结果已经显示，对于锡球成形制程，若将符合表3.4所列规格的晶圆级封装安装在厚度0.8厘米的FR-4电路板，并使用直径为0.175厘米、且经过有机保焊剂 (Organic Solder Preservative，简称OSP) 处理的焊垫，这个晶圆级封装将能承受超过1,000个循环加热周期 ( -40至125℃，每小时两个周期)。实际的电路板层级可靠性测试 (board level reliability) 结果则显示，如果使用表3.3列出的5只接脚晶圆级封装，第一次故障会发生在第1286个加热周期；从这些测试还能看出，此封装的特征寿命 (characteristic life，样本群中63.2%发生故障的时间) 更会超过
4,000个周期。过去的经验和大量的模型分析结果也显示，凸块化晶圆的电路板层级可靠性会超过其它的电路板联机解决方案，例如Land Grid Array或是LGA无引线式外围组态 (no-lead peripheral configuration)，这是因为封装底部与电路板表面的间隙 (seating height) 会增加，焊锡用量也会更多。
4.印刷电路板设计和组装建议
为提供最高的电路板层级可靠性，电路板焊垫直径和锡球黏结至封装的导线金属化焊垫开口 (interconnect metalization pad opening) 的比值应为1:1，不然也要越接近越好。就电路板制造商现有的技术能力而言，若要按照这个比值很精确的蚀刻出铜焊垫，成本将会变得很高，但我们从上述的可靠性测试结果可以发现，使用面积略大的焊垫也能满足这些要求。图4就是在循环加热测试中，焊垫设计对于普通BGA的可能影响。
采用焊接区定义型 (Non-Solder Mask Defined，简称NSMD) 焊垫是较好方法，因为阻焊剂 (Solder Mask) 和金属接面会产生应力集中区，使得电路板层级可靠性在循环加热过程中降低。
电路板层级安装最好使用第三型或是颗粒更细的焊膏，我们建议使用焊膏，而不仅是助焊剂，理由有几点。首先，焊膏的沾锡性 (wetting) 胜过只使用助焊剂；第二，焊膏会提供表面张力，可于回焊 (reflow) 时固定零件位置，甚至将稍微不对齐的地方加以修正。焊膏还会影响焊点的最后体积，这个体积可能因为模板 (stencil) 厚度改变而有所不同；此外，焊膏也能在必要时，容忍组件的离地高度 (stand off height) 略微改变。整体而言，组件离地区 (stand off areas) 的空间很小，若要清洗里面的残余焊膏，就需要多种不同的清洗程序，因此最好使用免洗焊膏。图6即是安装电路板层级可靠性测试样本时所使用的模板设计，图7则是共晶回焊时建议采用的加热曲线。
目前和未来的封装技术
微缩化趋势仍在继续，厂商也努力缩小体积，以提供更多接脚数；除了5、6和8只接脚的晶圆级封装外，TI正在进行评估，希望为逻辑组件提供其它接脚数的WSP/DSBGA产品。不含铅的5、6和8只接脚晶圆级封装已开始供应，把接脚间距缩小至0.4厘米的方案也已列入考虑，但这项努力仍须顾及市场兴趣以及电路板的制造组装能力。
目前已知WSP/DSBGA的单闸和双闸解决方案，具备下列特色与优势：
(1)业界最小的电路板使用面积，每平方厘米的I/O密度分别为3.83 (5只接脚) 以及4.67 (7只接脚)，超过现有的任何逻辑封装解决方案。
(2)更良好的封装寄生参数，胜过传统SOT或TSSOP单闸及双闸解决方案；封装电感比SOT解决方案减少98%，电容降低68-70%，电阻减少95-96%。
(3) 散热效能优于SOT、TSSOP和CSP单闸及双闸解决方案。
不加填胶 (underfill) 的情形下，在 -40℃至125℃范围内，电路板层级可靠性超过1,000个循环加热周期。
(4) 可以利用现有的SMT设备和制程进行电路板层级安装。
结论
微缩化趋势将会继续，WSP/DSBGA则是能够满足未来需求的封装技术，新制程将会被发展出来，让接脚数更多的逻辑组件也能使用WSP/DSBGA解决方案。
WSP/DSBGA解决方案可协助OEM厂商有效解决产品设计的重要问题，它们的电气和散热效能都胜过现有的SOT和TSSOP逻辑组件塑料封装，电路板层级可靠性也超过业界需求，同时还是目前电路板使用面积最少的封装。未来几年里，晶圆级封装将在新出现的可携式电子产品市场上扮演不可或缺的角色。
随着市场不断要求缩小各种消费性电子产品的体积，例如行动电话、PDA、呼叫器和其它可携式装置，对于更小型逻辑组件封装的需求就变得极为重要；甚至在系统复杂性和功能持续增加的同时，厂商也必须降低系统总成本，这是数字处理业界目前面对的主要挑战。在这些市场力量带动下，要在竞争中获胜，就必须实现电路功能整合以及电路板微缩化，这已成为必然趋势。为满足快速演变的客户需求，封装厂商必须提供更具创意的封装解决方案。
本文将针对单闸和双闸逻辑组件封装技术 WSP/DSBGA (Wafer Scale Package/Die Size Ball Grid Array, JEDEC MO-211) 以及SOT (JEDEC MO-178) 和TSSOP (JEDEC MO-153) 等现有封装技术进行比较和对照。
相较于类似的引线式封装 (leaded package)，WSP/DSBGA封装可大幅节省电路板面积，降低封装高度；模型分析和实验结果已经证明，若和引线式封装及CSP-BGA解决方案相比，WSP/DSBGA是减少封装电感和电容、加强散热效率以及缩小电路板面积的最佳选择。业者目前面临的挑战是如何大幅改进，使新封装在各方面都胜过现有封装，例如更小的使用面积、更高效能以及帮助最后客户节省更多的制造程序成本。OEM厂商正致力提供低功耗、高速、讯号完整性更高和体积更小的解决方案，晶圆级封装 (Wafer Ccale Packaging，简称WSP) 则能为OEM厂商带来「快速修正」解决方案，不但更容易加入他们的设计，还可以提供更高效能，体积也比业界标准的SOT-23缩小79%，比SC-70减少70%。
逻辑封装发展趋势
在今日的系统微缩化趋势出现之前，四闸逻辑组件经常被用来「修补」较高阶处理器的输出，但随着消费性电子产品的功能不断增加，体积又持续缩小，在电路板面积和相关成本的考量下，四闸逻辑组件的使用已不再是可行方案。TI首先于1996年推出单闸逻辑组件，接着又推出5只接脚的SOT-23封装 (JEDEC MO-178)；在1997年间，TI还发展出SC-70 (SOT-323) 做为单闸逻辑组件封装，东芝则是在2000年跟进，推出Toshiba VSON封装。
双闸逻辑组件出现后，TI也开始提供8只接脚TSSOP (MO-153) 封装，但封装体积仍持继续缩小，并从TSSOP升级至8只接脚SOP封装 (MO-187，variation DA)；随着8只接脚VSOP封装 (又称为US8，属于MO-187类别，variation CA) 的出现，封装厚度和体积又进一步缩小。
今天，微缩化趋势仍在继续，因为消费者要求体积更小而功能更强大的产品，迫使业者必须发展更小解决方案，并让它们提供类似或更好的效能及成本。WSP/DSBGA是业界目前的发展趋势，它们是凸块化裸晶 (bumped, bare-die) 解决方案，不同于现有的封装式卷带 (encapsulated tape)、BT或是陶瓷基座CSP/BGA/LGA封装。图1是最近的封装面积缩小趋势。
设计考量
随着电子系统体积不断缩小，工作速度却越来越高，使得封装设计也必须缩小，而且效能不可受到影响。新世代封装必须展现更高效能，体积和重量则必须减少，才能顺利进入市场与其它封装竞争。晶圆级封装的设计目标是为了解决封装的电气和散热效能、机械完整性 (mechanical integrity) 和缩小体积等问题。
1.电气特性
利用直接凸块化导线 (bumped interconnect) 取代金属导线架，即可从多个方面大幅改善封装的寄生参数，例如移除导线架可以减少寄生电容，不使用焊线 (bond wires) 则能将电阻和电感降至最低。根据3D电气模型的计算结果，这种方式将会得到极佳的封装寄生参数，例如封装电阻、电感和电容分别比SOT-23减少96%、98.6%和70.5%；即使相较于SC-70，封装寄生参数也大幅减少95%、97.9%和68.5% (电阻、电感和电容)。如果以陶瓷基座CSP/LGA封装和DSBGA做比较，那么差距将会更明显，这是因为它们的基座厚度较高，使得封装电感大幅增加；内部焊线则会增加电阻，基座的导线金属则会让封装寄生电容增加 (参见图2)。
2 散热效能
WSP/DSBGA的体积较小，因此单位面积的对流冷却能力优于体积较大的封装，然而传导仍是转移热量的主要方式，幅射的散热效果则非常有限。在热传导模式中，组件产生的热量会通过焊接点转移至电路板；电路板的金属层数目和重量，还有零件布局以及它们与其它功耗源的距离，都会对散热效果产生重大影响。晶圆级封装逻辑组件的散热效能也有所改进，因为它是一种裸晶封装，不使用封胶，顶部也没有保护性覆盖层，不会阻碍热量的流动散逸。线性技术的感旋光性 (light sensitivity) 迫使它必须采用保护性覆盖层，这使得线性组件的热阻抗会略为增加，其它的芯片级封装 (Chip Scale Package，简称CSP) 不但会增加热阻抗，封装时还必须使用封胶，这种芯片级封装包括LGA解决方案的特殊陶瓷或BGA解决方案的卷带式基座 (tape based substrate)。
无论封装设计为何，电路板对散热效能仍有最大影响；模型分析结果显示，若在多层电路板的接地凸块 (ground bump) 上面钻出0.1524厘米 (6 mil) 导热孔，功耗散逸能力最多增加75%。以下效能数据即是利用热传导率约18 W/mK的JEDEC 1S2P (高K值) 测试电路板，以及热传导率约4 W/mK的1S0P (低K值) 测试电路板所得的结果；必须强调的是，系统层级效能会受到许多因素的很大影响，例如电路板设计、零件布局和零件与其它功耗源的距离、空气流动，电路板的方向以及在系统更上层组件中，电路板和电路板的间距。以下的热阻抗值只应做为进一步分析系统层级模型的指导，而不能代表整体系统散热效能。
图3是WSP/DSBGA散热效能 (模型分析结果) 与引线式封装以及陶瓷基座CSP/LGA封装的散热效能比较结果。
表1和表2列出WSP/DSBGA封装在1S0P和1S2P JEDEC测试电路板上，并施以不同的空气流速后，所得到的接面至环境 (junction-to-ambient) 以及接面至外壳 (junction-to-case) 热阻抗值。(根据JESD 51-3和JESD 51-7标准)
利用锡球黏结制程 (ball-attachment process) 或是锡球成形制程 (ball-formation process)，即能以很低成本为WSP/DSBGA封装内部导线提供良好的机械完整性；根据业界目前的制造能力，若处理完成后的锡球直径小于0.200厘米，则会使用锡球成形制程；若处理完成后的锡球直径在0.200-0.250厘米以上，则会使用锡球黏结制程。
有限元素模型分析 (Finite Element Modeling，简称FEM) 的结果已经显示，对于锡球成形制程，若将符合表3.4所列规格的晶圆级封装安装在厚度0.8厘米的FR-4电路板，并使用直径为0.175厘米、且经过有机保焊剂 (Organic Solder Preservative，简称OSP) 处理的焊垫，这个晶圆级封装将能承受超过1,000个循环加热周期 ( -40至125℃，每小时两个周期)。实际的电路板层级可靠性测试 (board level reliability) 结果则显示，如果使用表3.3列出的5只接脚晶圆级封装，第一次故障会发生在第1286个加热周期；从这些测试还能看出，此封装的特征寿命 (characteristic life，样本群中63.2%发生故障的时间) 更会超过
4,000个周期。过去的经验和大量的模型分析结果也显示，凸块化晶圆的电路板层级可靠性会超过其它的电路板联机解决方案，例如Land Grid Array或是LGA无引线式外围组态 (no-lead peripheral configuration)，这是因为封装底部与电路板表面的间隙 (seating height) 会增加，焊锡用量也会更多。
4.印刷电路板设计和组装建议
为提供最高的电路板层级可靠性，电路板焊垫直径和锡球黏结至封装的导线金属化焊垫开口 (interconnect metalization pad opening) 的比值应为1:1，不然也要越接近越好。就电路板制造商现有的技术能力而言，若要按照这个比值很精确的蚀刻出铜焊垫，成本将会变得很高，但我们从上述的可靠性测试结果可以发现，使用面积略大的焊垫也能满足这些要求。图4就是在循环加热测试中，焊垫设计对于普通BGA的可能影响。
采用焊接区定义型 (Non-Solder Mask Defined，简称NSMD) 焊垫是较好方法，因为阻焊剂 (Solder Mask) 和金属接面会产生应力集中区，使得电路板层级可靠性在循环加热过程中降低。
电路板层级安装最好使用第三型或是颗粒更细的焊膏，我们建议使用焊膏，而不仅是助焊剂，理由有几点。首先，焊膏的沾锡性 (wetting) 胜过只使用助焊剂；第二，焊膏会提供表面张力，可于回焊 (reflow) 时固定零件位置，甚至将稍微不对齐的地方加以修正。焊膏还会影响焊点的最后体积，这个体积可能因为模板 (stencil) 厚度改变而有所不同；此外，焊膏也能在必要时，容忍组件的离地高度 (stand off height) 略微改变。整体而言，组件离地区 (stand off areas) 的空间很小，若要清洗里面的残余焊膏，就需要多种不同的清洗程序，因此最好使用免洗焊膏。图6即是安装电路板层级可靠性测试样本时所使用的模板设计，图7则是共晶回焊时建议采用的加热曲线。
目前和未来的封装技术
微缩化趋势仍在继续，厂商也努力缩小体积，以提供更多接脚数；除了5、6和8只接脚的晶圆级封装外，TI正在进行评估，希望为逻辑组件提供其它接脚数的WSP/DSBGA产品。不含铅的5、6和8只接脚晶圆级封装已开始供应，把接脚间距缩小至0.4厘米的方案也已列入考虑，但这项努力仍须顾及市场兴趣以及电路板的制造组装能力。
目前已知WSP/DSBGA的单闸和双闸解决方案，具备下列特色与优势：
(1)业界最小的电路板使用面积，每平方厘米的I/O密度分别为3.83 (5只接脚) 以及4.67 (7只接脚)，超过现有的任何逻辑封装解决方案。
(2)更良好的封装寄生参数，胜过传统SOT或TSSOP单闸及双闸解决方案；封装电感比SOT解决方案减少98%，电容降低68-70%，电阻减少95-96%。
(3) 散热效能优于SOT、TSSOP和CSP单闸及双闸解决方案。
不加填胶 (underfill) 的情形下，在 -40℃至125℃范围内，电路板层级可靠性超过1,000个循环加热周期。
(4) 可以利用现有的SMT设备和制程进行电路板层级安装。
结论
微缩化趋势将会继续，WSP/DSBGA则是能够满足未来需求的封装技术，新制程将会被发展出来，让接脚数更多的逻辑组件也能使用WSP/DSBGA解决方案。
WSP/DSBGA解决方案可协助OEM厂商有效解决产品设计的重要问题，它们的电气和散热效能都胜过现有的SOT和TSSOP逻辑组件塑料封装，电路板层级可靠性也超过业界需求，同时还是目前电路板使用面积最少的封装。未来几年里，晶圆级封装将在新出现的可携式电子产品市场上扮演不可或缺的角色。
